用于平台裕度调节和调试的软件模式寄存器访问制造技术

一种数据处理系统包括存储器通道以及耦合到所述存储器通道的数据处理器。所述数据处理器包括耦合到所述存储器通道并且适于访问至少一列双倍数据速率存储器的存储器控制器。所述存储器控制器包括用于存储接收到的存储器访问请求的命令队列，以及用于从所述命令队列中挑选存储器访问请求并且然后将所述存储器访问请求提供给所述存储器通道的仲裁器。基于预定标准选择所述存储器访问请求，并且响应于模式寄存器访问请求而使待处理操作静止。另外，所述存储器控制器包括模式寄存器访问控制器，所述模式寄存器访问控制器响应于所述模式寄存器访问请求，生成对存储器总线的至少一个对应的模式寄存器设置命令。此后，所述存储器控制器然后将对所述存储器总线的控制让给所述仲裁器。

Software Mode Register Access for Platform Margin Adjustment and Debugging

A data processing system includes a memory channel and a data processor coupled to the memory channel. The data processor includes a memory controller coupled to the memory channel and adapted to access at least one column of double data rate memories. The memory controller includes a command queue for storing received memory access requests and an arbitrator for selecting memory access requests from the command queue and then providing the memory access requests to the memory channel. The memory access request is selected based on predetermined criteria and the pending operation is silenced in response to the mode register access request. In addition, the memory controller includes a mode register access controller which generates at least one corresponding mode register setting command for the memory bus in response to the mode register access request. Thereafter, the memory controller then transfers control of the memory bus to the arbitrator.

【技术实现步骤摘要】
【国外来华专利技术】用于平台裕度调节和调试的软件模式寄存器访问
技术介绍
由具有亚微米特征的大型电容器阵列形成的动态随机存取存储器(DRAM)芯片用于计算机系统中的主存储器。DRAM相对廉价且密度高，从而使得每个设备能够整合大量DRAM。目前销售的大多数DRAM芯片与电子设备工程联合委员会(JEDEC)颁布的各种双倍数据速率(DDR)DRAM标准兼容。可以周期性地重新校准一些DDR存储器芯片，以便针对诸如温度和电压的操作条件的变化来调整某些操作参数。例如，DDR3和DDR4允许周期性的输出缓冲器阻抗重新校准，称为“ZQ校准”，并且DDR4允许周期性的内部参考电压重新校准，称为“VREFDQ训练”。另外，当DRAM芯片包括在双列直插式存储器模块(DIMM)中时，它们可以可选地包括数据缓冲器，所述数据缓冲器本身具有需要重新校准的定时参数。例如，在DDR4DRAM芯片中，在初始化期间由主机DDR控制器来配置VREFDQ值，并且可以在操作期间重新校准所述VREFDQ值。通过某些模式寄存器设置命令来配置VREFDQ值。优选地在操作期间随着条件改变(诸如电路板升温、电源漂移等)来重新训练VREFDQ。重新训练可能是破坏性的并且当通过现有软件机制完成时导致性能较差。另外，为了更新DDR4DRAM芯片上的VREFDQ值，JEDEC规范要求特定的多模式寄存器设置命令序列，并且在所述序列期间不允许其他介入的DRAM命令。当前的JEDEC标准使得难以通过脚本工具、例如硬件调试工具来利用单测试模式寄存器命令。附图说明图1以框图形式示出根据一些实施例的数据处理系统；图2以框图形式示出适合于在图1的数据处理系统中使用的加速处理单元(APU)；图3以框图形式示出根据一些实施例的适合于在图2的APU中使用的存储器控制器和相关联物理接口(PHY)；图4以框图形式示出根据一些实施例的适合于在图2的APU中使用的另一个存储器控制器和相关联PHY；图5以框图形式示出根据一些实施例的存储器控制器；图6以状态图形式示出根据一些实施例的用于启用模式寄存器设置写入命令的状态转换；图7以状态图形式示出根据一些实施例的用于双倍数据速率数据缓冲操作的状态转换；图8示出根据一些实施例的可以由图5的存储器控制器使用的双倍数据速率操作的流程图；图9示出根据一些实施例的可以由图5的存储器控制器使用的数据缓冲器控制操作的流程图；图10示出根据一些实施例的可以由图5的存储器控制器使用的多用途寄存器的内容检索的流程图；并且图11示出根据一些实施例的2维数据眼，其以图形方式显示响应于一系列输入值的DRAM的输出值。在以下描述中，在不同附图中使用相同的参考数字指示相似或相同的物件。除非另有说明，否则词语“耦合”及其相关联动词形式包括通过本领域已知的方式的直接连接和间接电连接，并且除非另有说明，否则任何直接连接的描述也暗指使用适当形式的间接电连接的替代实施例。具体实施方式如下文将以一种形式描述的，数据处理系统包括存储器通道以及耦合到存储器通道的数据处理器。数据处理器包括耦合到存储器通道的存储器控制器，并且适于访问至少一列双倍数据速率存储器。存储器控制器包括用于存储接收到的存储器访问请求的命令队列，以及用于从命令队列中挑选存储器访问请求、然后将所述存储器访问请求提供给存储器通道的仲裁器。基于预定标准选择存储器访问请求，并且响应于模式寄存器访问请求而使待处理操作静止。另外，存储器控制器包括模式寄存器访问控制器，所述模式寄存器访问控制器响应于模式寄存器访问请求，生成对存储器总线的至少一个对应的模式寄存器设置命令。此后，存储器控制器将对存储器总线的控制让给仲裁器。在另一种形式中，数据处理器包括存储器访问代理以及耦合到存储器访问代理的存储器控制器。存储器控制器适于耦合到存储器系统，并且包括用于存储接收到的存储器访问请求的命令队列、仲裁器和模式寄存器。仲裁器选择性地从命令队列中挑选存储器访问请求，并将所述存储器访问请求提供给存储器通道，并且对模式寄存器访问请求作出响应。所述请求被提供给存储器通道以使待处理操作静止。响应于模式寄存器访问请求，模式寄存器访问控制器生成对存储器总线的至少一个对应的模式寄存器设置命令，并且此后将对存储器总线的控制让给仲裁器。在又一种形式中，描述了一种用于通过模式寄存器访问控制器对存储器系统中的双倍数据速率接口进行裕度调节和测试的方法。在系统初始化之后的某个时间，接收生成双倍数据速率操作的请求。生成使一列的当前和待处理双倍数据速率操作静止的请求。在存储器总线处接收模式寄存器设置命令序列。响应于接收到模式寄存器命令序列，将第一模式寄存器命令序列发送到所述列中的多个存储体以获得对与所述列相关联的第一参数的控制。将后续模式寄存器命令序列发送到所述多个存储体以更新与所述列相关联的第一参数。另外，在另一种形式中，描述了一种用于通过模式寄存器访问控制器对存储器系统中的双倍数据速率数据缓冲器接口进行裕度调节和测试的方法。在初始化之后的某个时间，接收在双倍数据速率数据缓冲器初始化之后生成缓冲器控制字写入命令序列的请求。仲裁器能够实现当前和待处理双倍数据速率缓冲器操作的静止。分发缓冲器控制字写入命令序列以修改电压参数和数据缓冲器定时参数之中的至少一个参数。图1以框图形式示出根据一些实施例的数据处理系统100。数据处理系统100通常包括呈加速处理单元(APU)形式的数据处理器110、存储器系统120、外围组件互连高速(PCIe)系统150、通用串行总线(USB)系统160和磁盘驱动器170。数据处理器110作为数据处理系统100的中央处理单元(CPU)操作，并且提供在现代计算机系统中有用的各种总线和接口。这些接口包括两个双倍数据速率(DDRx)存储器通道、用于连接到PCIe链路的PCIe根复合体、用于连接到USB网络的USB控制器以及到串行高级技术附件(SATA)大容量存储设备的接口。存储器系统120包括存储器通道130和存储器通道140。存储器通道130包括连接到DDRx总线132的一组双列直插式存储器模块(DIMM)，包括代表性DIMM134、136和138，在这个实例中，它们对应于单独的列。同样，存储器通道140包括连接到DDRx总线142的一组DIMM，包括代表性DIMM144、146和148。PCIe系统150包括连接到数据处理器110中的PCIe根复合体的PCIe交换机152、PCIe设备154、PCIe设备156和PCIe设备158。PCIe设备156又连接到系统基本输入/输出系统(BIOS)存储器157。系统BIOS存储器157可以是多种非易失性存储器类型中的任何一种，诸如只读存储器(ROM)、闪速电可擦除可编程ROM(EEPROM)等。USB系统160包括连接到数据处理器110中的USB主设备的USB集线器162，以及各自连接到USB集线器162的代表性USB设备164、166和168。USB设备164、166和168可以是诸如键盘、鼠标、闪速EEPROM端口等的设备。磁盘驱动器170通过SATA总线连接到数据处理器110，并且为操作系统、应用程序、应用程序文件等提供大容量存储。通过提供存储器通道130和存储器通道140，数据处理系统100适合于在现代计算应用中使用。每个本文档来自技高网...

【技术保护点】
1.一种数据处理系统(100)，其包括：存储器通道(130)，所述存储器通道包括具有模式寄存器的至少一列双倍数据速率存储器(134/136/138)；以及数据处理器(110)，所述数据处理器具有耦合到所述存储器通道(130)并且适于访问所述至少一列双倍数据速率存储器的存储器控制器(500)，其中所述存储器控制器包括：命令队列(520)，所述命令队列用于存储接收到的存储器访问请求；仲裁器(538)，所述仲裁器用于基于预定标准从所述命令队列(520)中挑选存储器访问请求并将所述存储器访问请求提供给所述存储器通道，并且响应于模式寄存器访问请求而使待处理操作静止(606)；以及模式寄存器访问控制器(562)，所述模式寄存器访问控制器响应于所述模式寄存器访问请求，生成对存储器总线的至少一个对应的模式寄存器设置命令，并且此后将对所述存储器总线的控制让给所述仲裁器(538)。

【技术特征摘要】
【国外来华专利技术】2016.10.21 US 15/299,9941.一种数据处理系统(100)，其包括：存储器通道(130)，所述存储器通道包括具有模式寄存器的至少一列双倍数据速率存储器(134/136/138)；以及数据处理器(110)，所述数据处理器具有耦合到所述存储器通道(130)并且适于访问所述至少一列双倍数据速率存储器的存储器控制器(500)，其中所述存储器控制器包括：命令队列(520)，所述命令队列用于存储接收到的存储器访问请求；仲裁器(538)，所述仲裁器用于基于预定标准从所述命令队列(520)中挑选存储器访问请求并将所述存储器访问请求提供给所述存储器通道，并且响应于模式寄存器访问请求而使待处理操作静止(606)；以及模式寄存器访问控制器(562)，所述模式寄存器访问控制器响应于所述模式寄存器访问请求，生成对存储器总线的至少一个对应的模式寄存器设置命令，并且此后将对所述存储器总线的控制让给所述仲裁器(538)。2.根据权利要求1所述的数据处理系统(100)，其还包括生成所述模式寄存器设置命令(608)，其中所述模式寄存器设置命令是DRAM模式寄存器写入命令(608)序列、寄存器控制字命令序列和数据缓冲器控制字写入命令(714)序列中的一个。3.根据权利要求2所述的数据处理系统(100)，其还包括将所述DRAM模式寄存器写入命令序列分发给至少一列DDR存储器中的多个DRAM(610)。4.根据权利要求3所述的数据处理系统，其还包括针对所述至少一列双倍数据速率存储器(134/136/138)生成(608)所述DRAM模式寄存器写入命令序列，其中所述DRAM模式寄存器写入命令序列使得能够更新与所述至少一列DDR存储器(134/136/138)相关联的电压参考参数、定时参数和预定的备选设备参数中的至少一个。5.根据权利要求4所述的数据处理系统，其还包括：在所述至少一列双倍数据速率存储器(134/136/138)的DRAM模式寄存器六处接收所述DRAM模式寄存器写入命令序列的至少一部分；以及在执行后续DRAM模式寄存器写入命令序列之前等待预定数量的电压参考存储器时钟周期(612)。6.根据权利要求4所述的数据处理系统(100)，其还包括在所述至少一列双倍数据速率存储器(134/136/138)处接收后续DRAM模式寄存器写入命令序列(612)，并且响应于接收到所述后续DRAM模式寄存器写入命令序列(612)，禁用对所述电压参考参数的更新(812)。7.根据权利要求2所述的数据处理系统(100)，其中响应于生成所述数据缓冲器控制字写入命令(714)序列，将所述数据缓冲器控制字写入命令(714)序列分发给所述至少一列双倍数据速率存储器的至少一个数据缓冲器(908)。8.根据权利要求7所述的数据处理系统(100)，其中在所述至少一列双倍数据速率存储器(908)的所述至少一个数据缓冲器初始化(704/706/708)之后的某个时间，所述数据缓冲器控制字写入命令(714)序列修改至少一个数据缓冲器参数(908)。9.根据权利要求8所述的数据处理系统(100)，其中从电压参考参数、定时控制参数(714/908/912)、和预定的备用缓冲器参数和备用数据缓冲器参数之中选择所述至少一个数据缓冲器参数。10.根据权利要求9所述的数据处理系统(100)，其中在所述至少一列双倍数据速率存储器(908)的所述至少一个数据缓冲器的定时控制寄存器处接收所述定时控制参数(714)。11.根据权利要求1所述的数据处理系统，其中响应于立即模式寄存器访问请求，绕过所述仲裁器，并且生成对所述存储器总线的直接模式寄存器设置命令以获得对所述存储器总线的立即控制(602/610)。12.根据权利要求1所述的数据处理系统(100)，其中所述存储器通道(130)包括多列双倍速率(DDR)版本四(DDR4)存储器(134/136/138)。13.一种数据处理器(110/200)，其包括：存储器访问代理(210/220)；以及存储器控制器(292/500)，所述存储器控制器耦合到所述存储器访问代理(210/212)并且适于耦合到存储器系统(120)，其中所述存储器控制器(292/500)包括：命令队列(520)，所述命令队列用于存储接收到的存储器访问请求；仲裁器(538)，所述仲裁器用于选择性地从所述命令队列(520)中挑选存储器访问请求并将所述存储器访问请求提供给存储器通道，并且响应于模式寄存器访问请求而使待处理操作静止；以及模式寄存器访问控制器(562)，所述模式寄存器访问控制器用于响应于所述模式寄存器访问请求，生成对存储器总线的至少一个对应的模式寄存器设置命令，并且此后将对所述存储器总线的控制让给所述仲裁器(538)。14.根据权利要求13所述的数据处理器(110/200)，其中所述模式寄存器访问控制器(562)生成模式寄存器设置命令(608)，其中所述模式寄存器设置命令是动态随机存取存储器(DRAM)模式寄存器写入命令序列(608)和...

【专利技术属性】
技术研发人员：凯文·布朗德，斯科特·P·墨菲，詹姆斯·R·麦格罗，帕拉姆吉特·K·卢巴纳，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国,US