动态比较器及电子设备制造技术

本发明专利技术提供一种动态比较器，包括：时钟信号模块，用于产生第一时钟信号、第二时钟信号与第三时钟信号；正反馈通道，分别连接预放大器与正反馈锁存器，当第三时钟信号为低电平时，提升连接在预放大器与正反馈锁存器之间的两个节点电压Tp和Tn之间的电压差；当第一、二时钟信号为低电平时，节点电压Tp和Tn被上拉到电源电压进入到复位状态而输出高电平，经反相处理得到为低电平Ip和In反馈控制预放大器；当第一时钟信号为高电平时，第二时钟信号仍为低电平，预放大器处于工作状态放大输入信号输出有电压差的节点电压Tp和Tn，当第二时钟信号变为高电平时，节点电压Tp和Tn之间的电压差使得正反馈锁存器进入锁存状态，完成比较工作输出电压信号Dp和Dn。

Dynamic Comparator and Electronic Equipment

The invention provides a dynamic comparator, which includes: a clock signal module for generating the first clock signal, the second clock signal and the third clock signal; a positive feedback channel for connecting the preamplifier and the positive feedback latch, respectively. When the third clock signal is low, the voltage difference between the two nodes voltage Tp and Tn connected between the preamplifier and the positive feedback latch is raised. When the first and second clock signals are low level, the node voltage Tp and Tn are pulled up to the reset state of the power supply voltage and output high level. After inverse processing, the pre-amplifier with low level Ip and In feedback control is obtained. When the first clock signal is high level, the second clock signal is still low level, and the pre-amplifier is in the working state to amplify the section with voltage difference between the input signal and the output signal. Point voltage Tp and Tn, when the second clock signal becomes high level, the voltage difference between node voltage Tp and Tn makes the positive feedback latch enter the latch state, completing the comparison of output voltage signals Dp and Dn.

【技术实现步骤摘要】
动态比较器及电子设备
本专利技术属于模拟或数模混合的集成电路
，特别是涉及一种高速低回踢噪声动态比较器及电子设备。
技术介绍
近年来，随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，集成电路的工作电压也不断降低，在深亚微米工艺下，模数转换器的工作速度得到了极大的提高，同时，功耗进一步降低。但是，作为模数转换器的核心组成部分，比较器的性能成了高速低功耗设计的瓶颈。传统的几种比较器结构，很难同时满足速度、功耗、低电源电压和噪声等要求。然而，传统结构的几种比较器，如：低功耗动态比较器、高速动态比较器以及高速低功耗动态比较器，都没有改变比较器比较速度和噪声之间的这对矛盾，也就是说，随着比较器速度的提高，比较器等效输入噪声会增加；而如果要降低比较器的等效输入噪声，需要以降低比较器的速度为代价。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种动态比较器，用于解决现有技术中动态比较器无法在高速的比较速度下保证较小的回踢噪声和功耗的问题。为实现上述目的及其他相关目的，本专利技术提供一种动态比较器，包括：时钟信号模块，用于产生第一时钟信号CLK1、第二时钟信号CLK2与第三时钟信号CLKn1，其中，所述第二时钟信号CLK2由第一时钟信号CLK1延迟生成；所述第三时钟信号CLKn1由第一时钟信号CLK1反相处理而成；正反馈通道，其分别连接预放大器与正反馈锁存器，当所述第三时钟信号CLKn1为低电平时，提升连接在所述预放大器与正反馈锁存器之间的两个节点电压Tp和Tn之间的电压差；当第一时钟信号CLK1与第二时钟信号CLK2为低电平时，所述节点电压Tp和Tn被上拉到电源电压进入到复位状态而输出高电平，经反相处理得到为低电平Ip和In反馈控制所述预放大器；当所述第一时钟信号CLK1为高电平时，所述第二时钟信号CLK2仍为低电平，所述预放大器处于工作状态放大输入信号输出有电压差的节点电压Tp和Tn，而当所述第二时钟信号CLK2变为高电平时，节点电压Tp和Tn之间的电压差使得所述正反馈锁存器进入锁存状态，完成比较工作输出电压信号Dp和Dn。于本专利技术的另一目的在于提供一种电子设备，包括上述的动态比较器。如上所述，本专利技术的动态比较器，具有以下有益效果：本专利技术采用正反馈通道迅速提升了Tp和Tn两点之间的电压差，从而提高了比较器的精度；同时，本专利技术所示比较器在获得高增益情况下，不依靠增加输出阻抗实现，避免了带宽降低的现象，保证了比较器速度；相比单纯通过增加比较器输入单元面积增加比较器速度所带来的回踢噪声，本专利技术明显减少了比较器输入级的回踢噪声。另外，由于比较器的小信号增益明显增益，对比较器等效输入噪声的抑制能力也明显提升。附图说明图1显示为本专利技术提供一种动态比较器结构原理图；图2显示为本专利技术提供的动态比较器结构小信号等效登录原理图；图3显示为本专利技术提供一种比较器比较速度随输入信号变化对比示意图；图4显示为本专利技术提供一种比较器比较速度随共模电压变化对比示意图；图5显示为本专利技术提供一种比较器其它几种指标的仿真结构对比示意图。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。请参阅图1，本专利技术提供一种动态比较器结构原理图，包括：时钟信号模块，用于产生第一时钟信号、第二时钟信号与第三时钟信号，其中，所述第二时钟信号CLK2由第一时钟信号CLK1延迟生成；所述第三时钟信号CLKn1由第一时钟信号CLK1反相处理而成(即，所述第一时钟信号CLK1经延迟单元D1生成第二时钟信号CLK2；所述第一时钟信号CLK1经反相器INV处理得到第三时钟信号CLKn1)。正反馈通道，其分别连接预放大器与正反馈锁存器，当所述第三时钟信号CLKn1为低电平时，提升连接在所述预放大器与正反馈锁存器之间的两个节点电压Tp和Tn之间的电压差；当第一时钟信号CLK1与第二时钟信号CLK2为低电平时，所述节点电压Tp和Tn被上拉到电源电压进入到复位状态而输出高电平，经反相处理得到为低电平Ip和In反馈控制所述预放大器；当所述第一时钟信号CLK1为高电平时，所述第二时钟信号CLK2仍为低电平，所述预放大器处于工作状态放大输入信号输出有电压差的节点电压Tp和Tn，而当所述第二时钟信号CLK2变为高电平时，节点电压Tp和Tn之间的电压差使得所述正反馈锁存器进入锁存状态，完成比较工作输出电压信号Dp和Dn。在复位工作阶段，所述预放大级的输出端产生微小电压差；在比较阶段，通过第一输入电压和第二输入电压的相对大小控制所述预放大级输出电压的下降速度，从而进一步放大所述预放大级输出端的电压差；同时，采用预放大器将输入信号放大到一个足够大的值，再将这个值加到正反馈锁存器的输入端。这种结构结合了预放大器对输入信号负指数相应和正反馈锁存器对输入信号正指数响应的优点。在上述实施例中，所述预放大器包括输入单元、第一下拉开关管、与门和同或门，所述输入单元分别连接输入信号，所述同或门两个输入端连接所述正反馈锁存器输出的电压信号Ip与In，所述同或门输出端与第一时钟信号CLK1连接与门的输入端，所述与门的输出端连接第一下拉开关管的栅极，所述第一下拉开关管的漏极连接输入单元的源极；当所述时钟信号CLK1为低电平时，第一下拉开关管关断，所述时钟信号CLK1为高电平时，所述第一下拉开关管导通，输入单元处于饱和状态，直到锁存器输出的电压信号Ip与In一个为高电平另一个为低电平时，利用同或门关闭第一下拉开关管。其中，所述输入单元包括第一输入NMOS管M1与第二输入NMOS管M2，所述第一输入NMOS管M1与第二输入NMOS管M2的源极连接第一下拉开关管(第一下拉NMOS管M10的漏极)，所述第一输入NMOS管M1的栅极连接第一输入信号Vip，所述第二输入NMOS管M2的栅极连接第二输入信号Vin；所述第一输入NMOS管M1的漏极连接正反馈锁存器(所述第一锁存NMOS管M4的漏极、第一锁存PMOS管M7的漏极、第二锁存NMOS管M5的栅极、第二锁存PMOS管M8的栅极与第一上拉PMOS管M6的漏极)；第二输入NMOS管M2漏极连接正反馈锁存器(所述第一锁存NMOS管M4的栅极、第一锁存PMOS管M7的栅极、第二锁存NMOS管M5的漏极、第二锁存PMOS管M8的漏极与第二上拉PMOS管M9的漏极)。其中，第一输入信号与第二输入信号为大小相等、方向相反的电压信号；具体地，将正反馈锁存器经一次反相处理所得的电压信号Ip与In输出至同或门XNOR产生输出信号，这个输出信号和第一时钟信号clk1经过与门，产生NMOS管P10的控制信号，解决了传统结构中的静态功耗问题。本文档来自技高网...

【技术保护点】
1.一种动态比较器，其特征在于，包括：时钟信号模块，用于产生第一时钟信号CLK1、第二时钟信号CLK2与第三时钟信号CLKn1，其中，所述第二时钟信号CLK2由第一时钟信号CLK1延迟生成；所述第三时钟信号CLKn1由第一时钟信号CLK1反相处理而成；正反馈通道，其分别连接预放大器与正反馈锁存器，当所述第三时钟信号CLKn1为低电平时，提升连接在所述预放大器与正反馈锁存器之间的两个节点电压Tp和Tn之间的电压差；当第一时钟信号CLK1与第二时钟信号CLK2为低电平时，所述节点电压Tp和Tn被上拉到电源电压进入到复位状态而输出高电平，经反相处理得到为低电平Ip和In反馈控制所述预放大器；当所述第一时钟信号CLK1为高电平时，所述第二时钟信号CLK2仍为低电平，所述预放大器处于工作状态放大输入信号输出有电压差的节点电压Tp和Tn，而当所述第二时钟信号CLK2变为高电平时，节点电压Tp和Tn之间的电压差使得所述正反馈锁存器进入锁存状态，完成比较工作输出电压信号Dp和Dn。

【技术特征摘要】
1.一种动态比较器，其特征在于，包括：时钟信号模块，用于产生第一时钟信号CLK1、第二时钟信号CLK2与第三时钟信号CLKn1，其中，所述第二时钟信号CLK2由第一时钟信号CLK1延迟生成；所述第三时钟信号CLKn1由第一时钟信号CLK1反相处理而成；正反馈通道，其分别连接预放大器与正反馈锁存器，当所述第三时钟信号CLKn1为低电平时，提升连接在所述预放大器与正反馈锁存器之间的两个节点电压Tp和Tn之间的电压差；当第一时钟信号CLK1与第二时钟信号CLK2为低电平时，所述节点电压Tp和Tn被上拉到电源电压进入到复位状态而输出高电平，经反相处理得到为低电平Ip和In反馈控制所述预放大器；当所述第一时钟信号CLK1为高电平时，所述第二时钟信号CLK2仍为低电平，所述预放大器处于工作状态放大输入信号输出有电压差的节点电压Tp和Tn，而当所述第二时钟信号CLK2变为高电平时，节点电压Tp和Tn之间的电压差使得所述正反馈锁存器进入锁存状态，完成比较工作输出电压信号Dp和Dn。2.根据权利要求1所述的动态比较器，其特征在于，所述预放大器包括输入单元、第一下拉开关管、与门和同或门，所述输入单元分别连接输入信号，所述同或门两个输入端连接所述正反馈锁存器输出的电压信号Ip与In，所述同或门输出端与第一时钟信号CLK1连接与门的输入端，所述与门的输出端连接第一下拉开关管的栅极，所述第一下拉开关管的漏极连接输入单元；其中，当所述时钟信号CLK1为低电平时，第一下拉开关管关断；所述时钟信号CLK1为高电平时，所述第一下拉开关管导通，输入单元处于饱和状态，直到锁存器输出的电压信号Ip与In一个为高电平另一个为低电平时，利用同或门关闭第一下拉开关管。3.根据权利要求2所述的动态比较器，其特征在于，所述输入单元包括第一输入NMOS管M1与第二输入NMOS管M2，所述第一输入NMOS管M1与第二输入NMOS管M2的源极连接第一下拉开关管，所述第一输入NMOS管M1的栅极连接第一输入信号Vip，所述第二输入NMOS管M2的栅极连接第二输入信号Vin；所述第一输入NMOS管M1与第二输入NMOS管M2的漏极对应连接正反馈锁存器。4.根据权利要求1所述的动态比较器，其特征在于，所述正反馈锁存器包括锁存器、上拉开关管、第二下拉开关管与反相单元，所述上拉开关管接收第一时钟信号CLK1控制，所述第二下拉开关管接收第二时钟信号CLK2控制；当比较器处于复位状态，所述第一时钟信号CLK1与第二时钟信号CLK2为低电平时，所述上拉开关管导通，第二下拉开关管关断，使得锁存器输出的节点电压Tp、Tn为高电平，经反相单元一次反相处理得到为低电平的电压信号Ip与In，以及对所述电压信号Ip与In两...

【专利技术属性】
技术研发人员：徐代果，蒋和全，于晓权，徐世六，李儒章，王健安，陈光炳，王育新，付东兵，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆,50