驱动器和数据传输方法技术

本申请提供了一种驱动器和数据传输方法，能够实现低延时传输。该驱动器包括：CDR电路、弹性缓冲器、接收电路和发送电路。CDR电路用于从接收信号中恢复出接收时钟；接收电路用于使用接收时钟从接收信号中恢复出发送数据；弹性缓冲器用于使用接收时钟移入数据，以及使用接收时钟移出数据；发送电路用于使用接收时钟发送从弹性缓冲器移出的发送数据。

Driver and Data Transfer Method

This application provides a driver and data transmission method capable of achieving low latency transmission. The driver includes CDR circuit, elastic buffer, receiving circuit and transmitting circuit. The CDR circuit is used to recover the receiving clock from the received signal; the receiving circuit is used to recover the sending data from the received signal by using the receiving clock; the elastic buffer is used to move the data in using the receiving clock, and the receiving clock is used to move the data out; and the transmitting circuit is used to send the sending data out of the elastic buffer by using the receiving clock.

【技术实现步骤摘要】
驱动器和数据传输方法
本申请涉及通信领域，并且更具体地，涉及一种驱动器和数据传输方法。
技术介绍
外围组件快速互连(peripheralcomponentinterconnectexpress，PCIe)总线是计算机系统中处理器连接外围设备的高速总线。由于PCIe总线的独立参考时钟开扩频(separatereferenceclockswithindependentspreadspectrum，SRIS)不需要大量的随路时钟信号，可以降低设计难度，节约成本，同时可以降低电磁辐射的影响，因此PCIeSRIS场景应用越来越广泛。同时随着PCIe信号速率提升以及PCIe总线应用的越来越广泛，两个PCIe设备之间使用带有时序恢复功能的驱动器(Retimer)的情况越来越多。而Retimer在SRIS应用时，因需要通过增加或删除SKP序列来补偿发送端和接收端频率差，从而会带来一定的延时。在SRIS场景，每增加一级Retimer都会增加延时，这会导致系统性能的损失，在某些应用场景这种影响无法接受，比如PCIe的内存应用场景。因此如何降低RetimerSRIS应用场景的延时，是一个需要解决的问题。
技术实现思路
本申请提供一种驱动器和数据传输方法，能够消除由于在弹性缓冲器中增加或者删除SKP序列而引入的额外延时问题，实现低延时传输。第一方面，提供了一种驱动器，其特征在于，包括：时钟数据恢复(clockanddatarecovery，CDR)电路、弹性缓冲器(elasticbuffer)、接收电路和发送电路。CDR电路用于从接收信号中恢复出接收时钟；接收电路用于使用接收时钟从接收信号中恢复出发送数据；弹性缓冲器用于使用接收时钟移入发送数据，以及使用接收时钟移出发送数据；发送电路用于使用接收时钟发送从弹性缓冲器移出的发送数据。本领域技术人员可以理解，弹性缓冲器用于使用接收时钟移入该发送数据，以及使用接收时钟移出该发送数据具体是指，弹性缓冲器移入发送数据时所使用的时钟以及弹性缓冲器430移出发送数据时所使用的时钟，即弹性缓冲器的读时钟和写时钟，是基于该接收时钟得到的。具体地，弹性缓冲器的读时钟和写时钟等于该接收时钟除以接收电路420输出的一个符号所包含的比特(bit)个数。例如，接收电路420输出的一个符号所包含的比特个数为8时，弹性缓冲器430的读时钟和写时钟的频率等于该接收时钟的频率除以8所得到的值。可选地，接收电路可以包括接收均衡电路、采样电路、串并转换电路和解扰/解码电路。接收均衡电路可以包括连续时间线性均衡(continuoustimelinearequalization，CTLE)/判决反馈均衡(decisionfeedbackequalization，DFE)电路。串并转换电路可以对采样电路输出的串行数据进行串并转换，得到并行数据。该并行数据可以输入至解扰/解码电路，由解扰/解码电路进行解扰/解码后，输出解扰/解码后的并行数据。该解扰/解码后的并行数据可以输入弹性缓冲器中。串并转换电路可以是任何可以实现将串行数据转换为并行数据的电路，如解串器(Deserializer)，但本申请实施例对此不作限定。可选地，该发送电路可以包括扰码/编码电路、并串转换电路和发送均衡电路。扰码/编码电路可以对弹性缓冲器的输出进行加扰/编码，以输出符合协议或者编码结构的数据。并串转换电路可以使用接收时钟将扰码/编码电路输出的并行数据转换为串行数据。并串转换电路例如可以是串行器(Serializer)，但本申请实施例对此不作限定。发送均衡电路可以包括前向反馈均衡(feedforwardequalization，FFE)电路。本申请提供的驱动器的接收电路和发送电路使用的是同一时钟域，即，CDR电路恢复出的接收时钟，因此可以完全消除收发端时钟的频率差，不需要链路状态机(linktrainingandstatusstatemachine，LTSSM)在弹性缓冲器进行增加或者删除SKP序列，从而能够消除SRIS场景收发频率差带来的额外延时，实现低延时传输。结合第一方面，在第一种可能的实现方式中，驱动器还包括第一时钟转换电路和第二时钟转换电路。第一时钟转换电路用于基于接收时钟生成第一时钟，第一时钟的频率与期望的本地时钟的频率相同。第二时钟转换电路用于基于第一时钟生成发送时钟，并将发送时钟输出至发送电路，发送时钟与接收时钟的频率相同。进一步地，期望的本地时钟的频率可以是100MHz，即第一时钟的频率为100MHz，但本申请实施例对此不作限定。应理解，第二时钟转换电路可以通过锁相环(phaseclockloop，PLL)电路实现，关于PLL电路的具体作用和实现方式可以参照现有技术。示例性的，第一PLL电路可以通过电荷泵锁相环(chargepumpphaselockedloop，CPPLL)频率合成器实现。该CPPLL频率合成器可以包括鉴频鉴相器(phasefrequencydetector，PFD)、电荷泵(chargepump，CP)、环路滤波器(loopfilter，LPF)、压控振荡器(voltagecontrolleroscillator，VCO)和分频器(divider，DIV)组成。PFD比较输入时钟Fin与反馈时钟的频率和相位，产生后级CP充放电电流的开关控制信号。在该控制信号作用下，CP对LPF充放电，使VCO的调谐电压发生相应的变化，进而改变VCO的谐振频率。VCO振荡输出信号FVCO经DIV分频后参与鉴频鉴相，由此构成闭环反馈系统，实现锁相倍频功能。其中，FVCO的频率是Fin的频率的N倍，Fin为本申请中的接收时钟，FVCO为本申请中的第一时钟。N为分频系数，可以在进行系统设计的时候预先设置。结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，第二时钟转换电路还用于基于本地时钟生成第二时钟并输出至发送电路；发送电路还用于使用第二时钟发送数据。具体来讲，在一些情况下，输入至第二时钟转换电路的时钟可以是本地时钟，第二时钟转换电路基于该本地时钟可以生成第二时钟，发送电路可以基于该第二时钟发送数据。在另一些情况下，输入至第二时钟转换电路的时钟为第一时钟转换电路生成的第一时钟，第二时钟转换电路基于该第一时钟可以生成发送时钟，发送电路可以基于该发送时钟发送数据。比如，在低延时模式下，第二时钟转换电路的输入时钟为第一时钟，在非低延时模式下，第二时钟转换电路的输入时钟为本地时钟。因此，本申请实施例提供的驱动器能够消除由于在弹性缓冲器中增加或者删除SKP序列而引入的额外延时问题，实现低延时传输。并且，该驱动器具有选择外部时钟和内部时钟的功能，即可以选择接收时钟和本地时钟二者之一作为第二时钟转换电路的输入时钟，可以适应多种场景需求。结合第一方面，在第三种可能的实现方式中，驱动器还包括信号处理单元，信号处理单元用于对接收时钟进行抖动滤波，生成发送时钟，并将发送时钟输出至发送电路，发送时钟与接收时钟的频率相同。应理解，信号处理单元的具体形式可以是现有技术中的PLL电路，但本申请实施例对此不作限定。通过对接收时钟进行抖动滤波，可以提高时钟信号质量，有利于提高驱动器性能。结合第一方面或第一方面的第一至第四种可能的实现方式中任本文档来自技高网...

【技术保护点】
1.一种驱动器，其特征在于，包括：时钟数据恢复CDR电路、弹性缓冲器、接收电路和发送电路；所述CDR电路用于从接收信号中恢复出接收时钟；所述接收电路用于使用所述接收时钟从所述接收信号中恢复出发送数据；所述弹性缓冲器用于使用所述接收时钟移入所述发送数据，以及所述使用接收时钟移出所述发送数据；所述发送电路用于使用所述接收时钟发送从所述弹性缓冲器移出的所述发送数据。

【技术特征摘要】
1.一种驱动器，其特征在于，包括：时钟数据恢复CDR电路、弹性缓冲器、接收电路和发送电路；所述CDR电路用于从接收信号中恢复出接收时钟；所述接收电路用于使用所述接收时钟从所述接收信号中恢复出发送数据；所述弹性缓冲器用于使用所述接收时钟移入所述发送数据，以及所述使用接收时钟移出所述发送数据；所述发送电路用于使用所述接收时钟发送从所述弹性缓冲器移出的所述发送数据。2.如权利要求1所述的驱动器，其特征在于，所述驱动器还包括第一时钟转换电路和第二时钟转换电路，所述第一时钟转换电路用于基于所述接收时钟生成第一时钟，所述第一时钟的频率与期望的本地时钟的频率相同；所述第二时钟转换电路用于基于所述第一时钟生成发送时钟，并将所述发送时钟输出至所述发送电路，所述发送时钟与所述接收时钟的频率相同。3.如权利要求2所述的驱动器，其特征在于，在低延时模式下，所述第二时钟转换电路的输入时钟为所述第一时钟；在非低延时模式下，所述第二时钟转换电路的输入时钟为所述本地时钟。4.如权利要求2或3所述的方法，其特征在于，所述第一时钟的频率为100MHz。5.如权利要求1所述的驱动器，其特征在于，所述驱动器还包括信号处理单元，所述信号处理单元用于对所述接收时钟进行抖动滤波，生成发送时钟，并将所述发送时钟输出至所述发送电路，所述发送时钟与所述接收时钟的频率相同。6.如权利要求1至5中任一项所述的驱动器，其特征在于，所述驱动器支持多个协议，并且能够选择多个协议中的一个协议工作，所述多个协议包括下述中的至少一种：外围组件快速互连PCIe协议、加速器内存一致性接口CCIX协议或通用串行总线USB协议。7.一种数据传输方法，其特征在于，所述方法应用于驱动器，所述驱动器包括：包括：时钟数据恢复CDR电路、弹性缓冲器、接收电路和发送电路；所述方...

【专利技术属性】
技术研发人员：李永耀，罗飞，李建康，朱江，曾杰平，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东,44