一种时钟控制电路及控制方法技术

本发明专利技术实施例公开了一种时钟控制电路及控制方法，该时钟控制电路包括：时钟源、复位信号源、寄存器组以及时钟控制单元，该时钟控制单元包括时钟调整模块和时钟门控，其中，时钟调整模块的第一接收端与时钟源相连，时钟调整模块的第二接收端与复位信号源相连；时钟门控的第一接收端与时钟调整模块的输出端相连，时钟门控的第二接收端与时钟源相连，时钟门控的输出端与寄存器组的一端相连，寄存器组的另一端与复位信号源相连，其中寄存器组包括多个第一寄存器。采用本发明专利技术实施例，可使电路中寄存器组的复位不再有一个时钟周期的限制，避免了电路功能出错，减少功耗，适用性高。

A Clock Control Circuit and Control Method

The embodiment of the present invention discloses a clock control circuit and a control method. The clock control circuit includes a clock source, a reset signal source, a register group and a clock control unit. The clock control unit includes a clock adjustment module and a clock gate control. The first receiving end of the clock adjustment module is connected with the clock source, and the second receiving end of the clock adjustment module is connected with the reset signal. The first receiving end of the clock gating is connected with the output end of the clock adjustment module, the second receiving end of the clock gating is connected with the clock source, the output end of the clock gating is connected with one end of the register group, and the other end of the register group is connected with the reset signal source, in which the register group includes multiple first registers. By adopting the embodiment of the present invention, the reset of the register group in the circuit is no longer limited by a clock cycle, and the circuit function error is avoided, the power consumption is reduced and the applicability is high.

【技术实现步骤摘要】
一种时钟控制电路及控制方法
本专利技术涉及电子
，尤其涉及一种时钟控制电路及控制方法。
技术介绍
时钟是数字电路的重要组成部分，只要是时序电路，就离不开时钟。因此，时钟设计是现在越来越复杂的多功能数字电路的基础，它直接影响着数字电路的性能。由于现代电子技术的不断发展，时钟的应用的范围也越来越广泛。在数字电路设计中，一般复位信号负载的寄存器数量非常庞大(几万甚至几十万)，尤其对于高速设计，复位信号传输到每个寄存器需要的时间比较长，可能会超过一个时钟周期，导致一部分部分寄存器在单周期能完成复位/释放，另外一部分寄存器不能在单个周期完成复位/释放，导致功能出错，从而导致设计降频。另外，即使通过时序优化手段将复位控制在了一个周期，但是由于复位路径时序比较紧，在优化过程中选择了速度快、漏电大的标准电池，会导致面积和功耗的增加，适用性不高。
技术实现思路
本专利技术提供了一种时钟控制电路及控制方法，可使电路内的寄存器组复位不再有一个时钟周期的要求，避免了电路内部逻辑功能发生异常，适用性高。第一方面，本专利技术实施例提供一种时钟控制电路，该电路包括：时钟源、复位信号源、寄存器组以及时钟控制单元，上述时钟控制单元包括时钟调整模块和时钟门控，其中：上述时钟调整模块的第一接收端与上述时钟源相连，上述时钟调整模块的第二接收端与上述复位信号源相连；上述时钟门控的第一接收端与上述时钟调整模块的输出端相连，上述时钟门控的第二接收端与上述时钟源相连，上述时钟门控的输出端与上述寄存器组的一端相连，上述寄存器组的另一端与上述复位信号源相连，其中上述寄存器组包括多个第一寄存器；上述时钟调整模块接收到上述复位信号源输出的复位信号后，控制上述时钟门控在上述寄存器组中的各个第一寄存器接收到上述复位信号源输出的复位信号并完成复位后，将上述时钟源输出的第一时钟信号调整为第二时钟信号，并向上述寄存器组输出上述第二时钟信号。在本专利技术实施例中，时钟控制电路通过时钟控制单元使时钟信号能在控制电路的寄存器组全部完成复位以后向寄存器组输出，解决了传统电路中寄存器组中各寄存器不能在一个时钟周期内全部完成复位的问题，避免了由于寄存器组中多个复位寄存器复位时刻差异所带来的电路逻辑错误，以及随之带来的电路降频和功耗增加的问题，适用性高。结合第一方面，在一种可能的实施方式中，上述时钟调整模块中还包括数据源和N个第二寄存器，其中，N为大于1的整数；每个第二寄存器的时钟输入端与上述时钟源相连，每个第二寄存器的复位信号输入端与上述复位信号源相连，第一个第二寄存器的数据输入端与上述数据源相连，第I个寄存器的数据输入端与第I-1个寄存器的数据输出端相连，第N个寄存器的数据输出端与上述时钟门控的端相连，其中1＜I≤N。在本专利技术实施例中，通过控制时钟控制电路的时钟调整模块内寄存器的数量，可适当增加或减少时钟调整单元将第一时钟信号调整为第二时钟信号所用的时间，从而可根据时钟控制电路中寄存器组的具体数量和连接方式实现对时钟控制电路内的时钟调整模块的动态调整，增强了本专利技术实施例提供的时钟控制电路的灵活性和可操作性，适用性更高。结合第一方面，在一种可能的实施方式中，上述时钟调整模块接收到上述复位信号后，将上述N个第二寄存器复位；当第J个第二寄存器完成复位后，上述第一时钟信号在第J个时钟周期触发第J个第二寄存器，上述第J个第二寄存器的数据输出端将上述第J个第二寄存器的数据输入端接收到的数据输出至第J+1个第二寄存器的数据输入端，其中1≤J＜N；当上述第N个第二寄存器完成复位后，上述第一时钟信号在第N个时钟周期触发上述第N个第二寄存器，上述第N个第二寄存器的数据输出端将上述第N个第二寄存器的数据输入端接收到的数据输出至上述时钟门控的第一接收端。在本专利技术实施例中，通过第一时钟信号控制时钟控制电路中的时钟调整模块内的数据源输出的数据在各寄存器中的传递方式，使得数据源输出的数据在时钟调整模块内各寄存器中有序传递，进而可在准确的时刻将第一时钟信号确定为第二时钟信号。不仅保证了第一时钟信号在时钟调整模块内各寄存器间传递的稳定性，也最大限度的保证了将第一时钟信号调整为第二时钟信号的时刻准确性，使得本专利技术实施例提供的时钟控制电路的稳定性更高。结合第一方面，在一种可能的实施方式中，当上述时钟门控的第一接收端接收到上述第N个第二寄存器输出的数据时，上述时钟门控将第N个时钟周期后的上述第一时钟信号作为上述第二时钟信号输出至上述寄存器组。在本专利技术实施例中，通过数据源输出的数据来控制时钟门控打开，使得第二时钟信号向时钟控制电路内的寄存器组输出时更加稳定。同时通过时钟门控将第二时钟信号向时钟控制电路内的寄存器组输出，避免了第二时钟信号产生信号翻转的情况，最大程度上确保时钟控制电路内的寄存器组能够同时工作，从而有效提升时钟控制电路的逻辑功能的稳定性。结合第一方面，在一种可能的实施方式中，上述时钟调整模块中的第二寄存器的数量N由上述寄存器组中的目标第一寄存器接收到上述复位信号并完成复位的目标时长确定，且上述数据源输出的数据从上述第一个第二寄存器传输至上述第N个第二寄存器并由上述第N个第二寄存器传输至上述时钟门控的时长不小于上述目标时长；其中，上述目标第一寄存器为上述寄存器组中接收到上述复位信号并完成复位的时长最长的第一寄存器，且当上述目标第一寄存器完成复位时，上述寄存器组中的除上述目标第一寄存器外的其他第一寄存器均完成复位。在本专利技术实施例中，通过将数据源输出的数据从第一个第二寄存器传输至第N个第二寄存器并由第N个第二寄存器传输至时钟门控的时长不小于寄存器组中的目标第一寄存器接收到复位信号并完成复位的目标时长，使得在时钟控制电路内的寄存器组的第一寄存器数量和连接方式发生变化时，为调整时钟控制电路内的时钟控制单元的第二寄存器数量提供了依据，同时可达到控制第二时钟信号在寄存器组中的第二寄存器全部完成复位以后输出的目的。结合第一方面，在一种可能的实施方式中，上述时钟控制电路还包括：滤波电路，其中：上述滤波电路的接收端连接上述复位信号源，上述滤波电路的第一输出端与上述时钟调整模块的第二接收端相连，上述滤波电路的输出端还与上述寄存器组的另一端相连；上述滤波电路在上述复位信号源输出上述复位信号后，消除上述复位信号在上电前和/或上电时产生的毛刺，得到消除毛刺后的复位信号。在本专利技术实施例中，通过设置滤波电路去除复位信号源生成的复位信号产生的毛刺，极大提高了复位信号的信号稳定性。特别是在高速复位的时钟控制电路中，稳定的复位信号可使电路的工作状态更加稳定，适用性高。第二方面，本专利技术实施例提供了一种时钟控制方法，该方法适用于包括上述第一方面和/或第一方面任一种可能的实施方式中所提供的时钟控制电路的终端，该方法包括：终端内置的时钟源和复位信号源分别输出第一时钟信号和复位信号；当上述终端内置的时钟调整模块接收到上述复位信号后，上述终端使其内置的时钟调整模块控制上述终端内置的时钟门控在上述终端内的寄存器组中的各个第一寄存器接收到上述复位信号并完成复位后，将上述第一时钟信号调整为第二时钟信号；上述终端内置的时钟门控向上述终端内置的寄存器组输出上述第二时钟信号。在本专利技术实施例中，终端通过时钟控制单元使使时钟信号能在终端内置的寄存器组全部完成复位以后向寄本文档来自技高网...

【技术保护点】
1.一种时钟控制电路，其特征在于，所述时钟控制电路包括：时钟源、复位信号源、寄存器组以及时钟控制单元，所述时钟控制单元包括时钟调整模块和时钟门控，其中：所述时钟调整模块的第一接收端与所述时钟源相连，所述时钟调整模块的第二接收端与所述复位信号源相连；所述时钟门控的数据输入端与所述时钟调整模块的输出端相连，所述时钟门控的时钟输入端与所述时钟源相连，所述时钟门控的输出端与所述寄存器组的一端相连，所述寄存器组的另一端与所述复位信号源相连，其中所述寄存器组中包括多个第一寄存器；所述时钟调整模块接收到所述复位信号源输出的复位信号后，控制所述时钟门控在所述寄存器组中的各个第一寄存器接收到所述复位信号源输出的复位信号并完成复位后，将所述时钟源输出的第一时钟信号调整为第二时钟信号，并向所述寄存器组输出所述第二时钟信号。

【技术特征摘要】
1.一种时钟控制电路，其特征在于，所述时钟控制电路包括：时钟源、复位信号源、寄存器组以及时钟控制单元，所述时钟控制单元包括时钟调整模块和时钟门控，其中：所述时钟调整模块的第一接收端与所述时钟源相连，所述时钟调整模块的第二接收端与所述复位信号源相连；所述时钟门控的数据输入端与所述时钟调整模块的输出端相连，所述时钟门控的时钟输入端与所述时钟源相连，所述时钟门控的输出端与所述寄存器组的一端相连，所述寄存器组的另一端与所述复位信号源相连，其中所述寄存器组中包括多个第一寄存器；所述时钟调整模块接收到所述复位信号源输出的复位信号后，控制所述时钟门控在所述寄存器组中的各个第一寄存器接收到所述复位信号源输出的复位信号并完成复位后，将所述时钟源输出的第一时钟信号调整为第二时钟信号，并向所述寄存器组输出所述第二时钟信号。2.根据权利要求1所述的时钟控制电路，其特征在于，所述时钟调整模块包括数据源和N个第二寄存器，其中，N为大于1的整数；每个第二寄存器的时钟输入端与所述时钟源相连，每个第二寄存器的复位信号输入端与所述复位信号源相连，第一个第二寄存器的数据输入端与所述数据源相连，第I个寄存器的数据输入端与第I-1个寄存器的数据输出端相连，第N个寄存器的数据输出端与所述时钟门控的数据输入端相连，其中1＜I≤N。3.根据权利要求2所述的时钟控制电路，其特征在于，所述时钟调整模块接收到所述复位信号后，将所述N个第二寄存器复位；当第J个第二寄存器完成复位后，所述第一时钟信号在第J个时钟周期触发第J个第二寄存器，所述第J个第二寄存器的数据输出端将所述第J个第二寄存器的数据输入端接收到的数据输出至第J+1个第二寄存器的数据输入端，其中1≤J＜N；当所述第N个第二寄存器完成复位后，所述第一时钟信号在第N个时钟周期触发所述第N个第二寄存器，所述第N个第二寄存器的数据输出端将所述第N个第二寄存器的数据输入端接收到的数据输出至所述时钟门控的数据输入端。4.根据权利要求3所述的时钟控制电路，其特征在于，当所述时钟门控的数据输入端接收到所述第N个第二寄存器输出的数据时，所述时钟门控将第N个时钟周期后的所述第一时钟信号作为所述第二时钟信号输出至所述寄存器组。5.根据权利要求3或4所述的时钟控制电路，其特征在于，所述时钟调整模块中的第二寄存器的数量N由所述寄存器组中的目标第一寄存器接收到所述复位信号并完成复位的目标时长确定，且所述数据源输出的数据从所述第一个第二寄存器传输至所述第N个第二寄存器并由所述第N个第二寄存器传输至所述时钟门控的时长不小于所述目标时长；其中，所述目标第一寄存器为所述寄存器组中接收到所述复位信号并完成复位的时长最长的第一寄存器，且当所述目标第一寄存器完成复位时，...

【专利技术属性】
技术研发人员：孔庆海，李炜，
申请(专利权)人：深圳云天励飞技术有限公司，
类型：发明
国别省市：广东,44