一种视频编解码系统和方法技术方案

本发明专利技术实施例公开了一种视频编解码系统和方法，包括ARM处理器以及与ARM处理器具有通信连接的FPGA可编程逻辑器；ARM处理器依据视频流的状态信息以及接收的指令信息，对视频流进行预处理，并向FPGA可编程逻辑器发送相应的命令信息；FPGA可编程逻辑器，用于根据接收到的命令信息，对预处理后的视频流进行相应的编码或解码处理。视频编解码系统作为软硬件协同的异构系统，其中ARM处理器系统主要完成软件处理功能，保证编解码系统的实时处理能力；FPGA可编程逻辑器主要完成硬件处理功能，保证视频流编解码复杂算法的实现。通过这种SOC系统处理的方式，可以高效的完成视频编解码处理。

A Video Coding and Decoding System

The embodiment of the present invention discloses a video coding and decoding system, including an ARM processor and a FPGA programmable logic device with communication connection with the ARM processor; an ARM processor preprocesses the video stream based on the status information of the video stream and the received instruction information, and sends the corresponding command information to the FPGA programmable logic device; and a FPGA programmable logic device for the purpose of transmitting the corresponding command information to the FPGA programmable logic device according to the status information The received command information encodes or decodes the preprocessed video stream. Video coding and decoding system is a heterogeneous system with hardware and software cooperation. The ARM processor system mainly completes the software processing function to ensure the real-time processing ability of the coding and decoding system. The FPGA programmable logic device mainly completes the hardware processing function to ensure the realization of the complex algorithm of video stream coding and decoding. By this way of SOC system processing, video coding and decoding can be efficiently completed.

【技术实现步骤摘要】
一种视频编解码系统和方法
本专利技术涉及视频处理
，特别是涉及一种视频编解码系统和方法。
技术介绍
随着当代科学技术的不断发展，视频编解码技术也在不断的改进。随着视频清晰度不断提升，视频数据量不断增大，编码压缩率也需要不断提升。另外直播行业的迅速发展，也要求编码技术需要满足各种视频场合，能有更高的灵活性。由于对视频编码要求不断提升，目前H.265格式的新一代视频压缩标准就在迅速普及中，其实现手段主要是通过纯软件编解码，但是纯软件编解码的效率不高，往往不能满足编解码要求较高的视频场合。可见，如何提升视频编解码的处理效率，是本领域技术人员亟待解决的问题。
技术实现思路
本专利技术实施例的目的是提供一种视频编解码系统和方法，可以提升视频编解码的处理效率。为解决上述技术问题，本专利技术实施例提供一种视频编解码系统，包括ARM处理器以及与所述ARM处理器具有通信连接的FPGA可编程逻辑器；所述ARM处理器，用于依据视频流的状态信息以及接收的指令信息，对所述视频流进行预处理，并向所述FPGA可编程逻辑器发送相应的命令信息；所述FPGA可编程逻辑器，用于根据接收到的所述ARM处理器传输的命令信息，对预处理后的视频流进行相应的编码或解码处理。可选的，所述ARM处理器具体用于当获取到待处理的视频流时，对所述待处理的视频流的片头信息进行解析，得到待解码视频流，并向所述FPGA可编程逻辑器发送解码命令；相应的，所述FPGA可编程逻辑器具体用于当接收到所述解码命令时，调用预先设定的解码程序对所述待解码视频流进行解码，得到可播放视频流，并将所述可播放视频流保存至预设存储位置。可选的，所述ARM处理器具体用于当接收到终端传输的视频传输指令时，向所述FPGA可编程逻辑器发送编码命令；当接收到所述FPGA可编程逻辑器反馈的已编码视频流时，则对所述已编码视频流添加相应的片头信息，并将添加有片头信息的已编码视频流传输至所述终端；相应的，所述FPGA可编程逻辑器具体用于当接收到所述编码命令时，调用预先设定的编码程序对所述可播放视频流进行编码，并将得到的已编码视频流传输至所述ARM处理器。可选的，所述ARM处理器还用于当接收到视频播放指令时，则从所述预设存储位置获取所述可播放视频流进行播放。可选的，所述ARM处理器在得到所述待解码视频流之后，还用于将所述待解码视频流存储至预先设定的缓存区域；当接收到所述FPGA可编程逻辑器传输的视频流获取请求时，则从所述缓存区域读取所述待解码视频流，并将所述待解码视频流传输至所述FPGA可编程逻辑器；相应的，所述FPGA可编程逻辑器用于当接收到所述ARM处理器传输的解码命令时，向所述ARM处理器发送视频流获取请求。可选的，所述预先设定的解码程序和所述编码程序均采用RTL代码。可选的，所述ARM处理器与所述FPGA可编程逻辑器通过AXI总线连接。本专利技术实施例还提供了一种视频编解码方法，适用于FPGA可编程逻辑器，所述方法包括：接收ARM处理器传输的命令信息；根据所述命令信息，对预处理后的视频流进行相应的编码或解码处理。可选的，所述根据所述命令信息，对预处理后的视频流进行相应的编码或解码处理包括：当接收到解码命令时，调用预先设定的解码程序对待解码视频流进行解码，得到可播放视频流，并将所述可播放视频流保存至预设存储位置。可选的，所述根据所述命令信息，对预处理后的视频流进行相应的编码或解码处理包括：当接收到编码命令时，调用预先设定的编码程序对所述可播放视频流进行编码，并将得到的已编码视频流传输至所述ARM处理器。由上述技术方案可以看出，视频编解码系统包括ARM处理器以及与ARM处理器具有通信连接的FPGA可编程逻辑器；ARM处理器依据视频流的状态信息以及接收的指令信息，对视频流进行预处理，并向FPGA可编程逻辑器发送相应的命令信息；FPGA可编程逻辑器，用于根据接收到的命令信息，对预处理后的视频流进行相应的编码或解码处理。视频编解码系统作为软硬件协同的异构系统，其中ARM处理器系统主要完成软件处理功能，保证编解码系统的实时处理能力；FPGA可编程逻辑器主要完成硬件处理功能，保证视频流编解码复杂算法的实现。通过这种SOC系统处理的方式，可以高效的完成视频编解码处理。附图说明为了更清楚地说明本专利技术实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的一种视频编解码系统的结构示意图；图2为本专利技术实施例提供的一种视频编解码系统的整体架构图；图3为本专利技术实施例提供的一种视频编解码方法的流程图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本专利技术保护范围。为了使本
的人员更好地理解本专利技术方案，下面结合附图和具体实施方式对本专利技术作进一步的详细说明。接下来，详细介绍本专利技术实施例所提供的一种视频编解码系统。图1为本专利技术实施例提供的一种视频编解码系统10的结构示意图，该系统包括ARM处理器11以及与ARM处理器11具有通信连接的FPGA可编程逻辑器12。在具体实现中，可以将ARM处理器11和FPGA可编程逻辑器12通过AXI总线连接，以实现实时的通信交互和数据传输。ARM处理器11，用于依据视频流的状态信息以及接收的指令信息，对视频流进行预处理，并向FPGA可编程逻辑器12发送相应的命令信息；FPGA可编程逻辑器12，用于根据接收到的ARM处理器11传输的命令信息，对预处理后的视频流进行相应的编码或解码处理。视频流的状态信息可以包括视频流为待解码视频流或者视频流为待编码视频流。指令信息可以是用户通过终端向视频编解码系统10传输的指令。视频流的处理过程可以包括视频流的编码处理和视频流的解码处理。在视频流解码阶段，终端可以向视频编解码系统10传输待处理的视频流数据，ARM处理器11接收到待处理的视频流时，可以对待处理的视频流的片头信息进行解析，得到待解码视频流，并向FPGA可编程逻辑器12发送解码命令。相应的，FPGA可编程逻辑器12接收到解码命令时，调用预先设定的解码程序对待解码视频流进行解码，得到可播放视频流，并将可播放视频流保存至预设存储位置。片头信息可以包括序列信息和视频参数信息等。对待处理的视频流的片头信息进行解析是指将待处理视频流中提取出待解码视频流。利用ARM处理器11进行实时处理，将解析后得到的待解码视频流存入预先定义好的结构体内，以便于后续的调用。在具体实现中，可以通过在ARM处理器11下编写C或C++包头解析应用程序。在本专利技术实施例中均以H.265格式的视频流为例展开介绍，在具体实现中，可以依照H.265格式编写相应RTL代码实现解码功能。同样，也可以采用FPGA厂商的IP核实现解码功能。视频流的编码过程属于解码过程的相反功能，实现方法类似，在此不再赘述。FPGA可编程逻辑器12对H.265格式的待解码视频流解码的主要处理过程包括嫡解码、反本文档来自技高网...

【技术保护点】
1.一种视频编解码系统，其特征在于，包括ARM处理器以及与所述ARM处理器具有通信连接的FPGA可编程逻辑器；所述ARM处理器，用于依据视频流的状态信息以及接收的指令信息，对所述视频流进行预处理，并向所述FPGA可编程逻辑器发送相应的命令信息；所述FPGA可编程逻辑器，用于根据接收到的所述ARM处理器传输的命令信息，对预处理后的视频流进行相应的编码或解码处理。

【技术特征摘要】
1.一种视频编解码系统，其特征在于，包括ARM处理器以及与所述ARM处理器具有通信连接的FPGA可编程逻辑器；所述ARM处理器，用于依据视频流的状态信息以及接收的指令信息，对所述视频流进行预处理，并向所述FPGA可编程逻辑器发送相应的命令信息；所述FPGA可编程逻辑器，用于根据接收到的所述ARM处理器传输的命令信息，对预处理后的视频流进行相应的编码或解码处理。2.根据权利要求1所述的系统，其特征在于，所述ARM处理器具体用于当获取到待处理的视频流时，对所述待处理的视频流的片头信息进行解析，得到待解码视频流，并向所述FPGA可编程逻辑器发送解码命令；相应的，所述FPGA可编程逻辑器具体用于当接收到所述解码命令时，调用预先设定的解码程序对所述待解码视频流进行解码，得到可播放视频流，并将所述可播放视频流保存至预设存储位置。3.根据权利要求2所述的系统，其特征在于，所述ARM处理器具体用于当接收到终端传输的视频传输指令时，向所述FPGA可编程逻辑器发送编码命令；当接收到所述FPGA可编程逻辑器反馈的已编码视频流时，则对所述已编码视频流添加相应的片头信息，并将添加有片头信息的已编码视频流传输至所述终端；相应的，所述FPGA可编程逻辑器具体用于当接收到所述编码命令时，调用预先设定的编码程序对所述可播放视频流进行编码，并将得到的已编码视频流传输至所述ARM处理器。4.根据权利要求2所述的系统，其特征在于，所述ARM处理器还用于当接收到视频播放指令时，则从所述预设存储位置...

【专利技术属性】
技术研发人员：石广，王硕，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41