A semiconductor structure and its forming method include: providing a substrate, including the first and second regions, the first region having the first fin, the first fin having the first mask layer, and the second region having the second initial fin; forming the first doping layer on the side wall of the first fin, the first doping ion in the first doping layer; forming the initial isolation layer, and the initial isolation layer exposing the first mask. The second initial fin is removed to form the second fin after the formation of the initial isolation layer; the third fin is formed by the epitaxy process, and the second doped ion is in the third fin, which is opposite to the conductive type of the first doped ion; the fourth fin is formed on the third fin; the initial isolation layer is removed to form the isolation layer, and the top of the isolation layer is low. At the top of the fourth fin, and above or even the top of the third fin, the first doping layer on the side wall of the first fin is removed after the isolation layer is formed, and then annealed. The method has few steps.
【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域,尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展,半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能,半导体器件朝向更高的元件密度、更高的集成度方向发展,因此,晶体管的栅极结构变得越来越细且长度变得越来越短,使得位于栅极结构两侧基底内的源漏掺杂区相距过近,则晶体管的短沟道效应也更易发生。现有技术中,抑制短沟道效应的方法包括:增加源漏掺杂区之间的电阻;或者抑制载流子在源漏掺杂区之间沟道中的迁移。其中,增加源漏掺杂区之间的电阻的方法包括:轻掺杂工艺;或者,采用绝缘体上半导体材料作为衬底。而抑制载流子在源漏掺杂区之间沟道中迁移的方法包括:在沟道区、口袋区或晕区进行相反类型离子的过掺杂。然而,现有技术抑制短沟道效应的工艺步骤较复杂。
技术实现思路
本专利技术解决的技术问题是一种半导体结构及其形成方法,以降低抑制短沟道效应的工艺复杂度。为解决上述技术问题,本专利技术提供一种半导体结构的形成方法,包括:提供基底,所述基底包括第一区和第二区,所述第一区基底上具有第一鳍部,所述第一鳍部的顶部具有第一掩膜层,所述第二区基底上具有第二初始鳍部;在所述第一鳍部的侧壁形成第一掺杂层,所述第一掺杂层内具有第一掺杂离子;在所述基底上形成初始隔离层,所述初始隔离层暴露出第一掩膜层的顶部表面,且覆盖第一掺杂层和第二初始鳍部的侧壁;形成所述初始隔离层之后,去除部分第二初始鳍部,形成第二鳍部,所述第二鳍部上的初始隔离层内具有第一开口;以所述第一掩膜层和第一开口侧壁的初始隔离层为掩膜,采用外延工艺在所 ...
【技术保护点】
1.一种半导体结构的形成方法,其特征在于,包括:提供基底,所述基底包括第一区和第二区,所述第一区基底上具有第一鳍部,所述第一鳍部的顶部表面具有第一掩膜层,所述第二区基底上具有第二初始鳍部;在所述第一鳍部的侧壁形成第一掺杂层,所述第一掺杂层内具有第一掺杂离子;在所述基底上形成初始隔离层,所述初始隔离层暴露出第一掩膜层的顶部表面,且覆盖第一掺杂层和第二初始鳍部的侧壁;形成所述初始隔离层之后,去除部分第二初始鳍部,形成第二鳍部,所述第二鳍部上的初始隔离层内具有第一开口;以所述第一掩膜层和第一开口侧壁的初始隔离层为掩膜,采用外延工艺在所述第二鳍部上形成第三鳍部,所述第三鳍部中具有第二掺杂离子,所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反;在所述第三鳍部上形成第四鳍部,所述第四鳍部的顶部表面暴露出初始隔离层的顶部表面;去除部分初始隔离层,形成隔离层,所述隔离层的顶部表面低于第一鳍部和第四鳍部的顶部表面,且所述隔离层的顶部表面高于或者齐平第三鳍部的顶部表面;形成所述隔离层之后,去除第一鳍部侧壁暴露出的第一掺杂层;去除第一鳍部侧壁暴露出的第一掺杂层之后,进行退火处理,使所述第一掺杂离子进入 ...
【技术特征摘要】
1.一种半导体结构的形成方法,其特征在于,包括:提供基底,所述基底包括第一区和第二区,所述第一区基底上具有第一鳍部,所述第一鳍部的顶部表面具有第一掩膜层,所述第二区基底上具有第二初始鳍部;在所述第一鳍部的侧壁形成第一掺杂层,所述第一掺杂层内具有第一掺杂离子;在所述基底上形成初始隔离层,所述初始隔离层暴露出第一掩膜层的顶部表面,且覆盖第一掺杂层和第二初始鳍部的侧壁;形成所述初始隔离层之后,去除部分第二初始鳍部,形成第二鳍部,所述第二鳍部上的初始隔离层内具有第一开口;以所述第一掩膜层和第一开口侧壁的初始隔离层为掩膜,采用外延工艺在所述第二鳍部上形成第三鳍部,所述第三鳍部中具有第二掺杂离子,所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反;在所述第三鳍部上形成第四鳍部,所述第四鳍部的顶部表面暴露出初始隔离层的顶部表面;去除部分初始隔离层,形成隔离层,所述隔离层的顶部表面低于第一鳍部和第四鳍部的顶部表面,且所述隔离层的顶部表面高于或者齐平第三鳍部的顶部表面;形成所述隔离层之后,去除第一鳍部侧壁暴露出的第一掺杂层;去除第一鳍部侧壁暴露出的第一掺杂层之后,进行退火处理,使所述第一掺杂离子进入第一鳍部内。2.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一掺杂层的材料包括:氧化硅;所述第一掺杂层中第一掺杂离子的原子百分比浓度为:5.0E19atoms/cm3~8.0E21atoms/cm3。3.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一掺杂层还覆盖第二鳍部的侧壁;所述第一掺杂层、初始隔离层、第二鳍部和第一开口的形成步骤包括:在所述第一鳍部和第二初始鳍部的侧壁形成第一初始掺杂层;在所述基底、第一鳍部和第二初始鳍部上、以及第一初始掺杂层侧壁形成初始隔离层,所述初始隔离层的顶部暴露出第一掩膜层的顶部表面;去除部分第二初始鳍部,形成第二鳍部,所述第二鳍部上的初始隔离层内具有第一开口;去除第一开口侧壁的第一初始掺杂层,在所述第一鳍部和第二鳍部的侧壁形成第一掺杂层。4.如权利要求3所述的半导体结构的形成方法,其特征在于,形成第一初始掺杂层之后,形成初始隔离层之前,所述形成方法还包括:在所述第一初始掺杂层侧壁表面形成停止层;所述停止层的材料包括:氮化硅。5.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第三鳍部中第二掺杂离子的原子百分比浓度为:5.0E19atoms/cm3~5.0E21atoms/cm3。6.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一区用于形成NMOS晶体管,所述第二区用于形成PMOS晶体管;所述第一掺杂离子为P型离子,所述第二掺杂离子为N型离子;所述N型离子包括磷离子或者砷离子,所述P型离子包括硼离子或铟离子。7.如权利要求6所述的半导体结构的形成方法,其特征在于,所述第三鳍部的材料包括硅锗或者硅;所述第三鳍部的形成工艺包括外延生长工艺;当所述第三鳍部的材料为硅锗时,所述外延生长工艺的参数包括:硅源气体、锗源气体、氯化氢和氢气,硅源气体包括SiH4或者SiH2Cl2,锗源气体包括GeH4,硅源气体、锗源气体和氯化氢气体的流量均为1标准毫升/分钟~2000标准毫升/分钟,氢气的流量为0.1每分钟标准升~50每分钟标准升;在所述第三鳍部内掺杂第二掺杂离子的工艺包括原位掺杂工艺;当所述第二掺杂离子为磷离子时,所述原位掺杂工艺的参数包括:掺杂源包括磷源。所述磷源包括PH3,掺杂源的流量为1标准毫升/分钟~2000标准毫升/分钟。8.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一区用于形成PMOS晶体管,所述第二区用于形成NMOS晶体管;所述第...
【专利技术属性】
技术研发人员:周飞,
申请(专利权)人:中芯国际集成电路制造上海有限公司,中芯国际集成电路新技术研发上海有限公司,
类型:发明
国别省市:上海,31
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