用于验证静态随机访问存储器的适当操作的错误纠正码校验位的冗余存储制造技术

应用数据以及与该应用数据相关联的纠错码(ECC)校验位存储在第一存储器中。ECC校验位而不是应用数据存储在第二存储器中。响应于从第一存储器读取应用数据的请求，也从第一存储器读取ECC校验位并用于检测、以及可能纠正所读取应用数据中的错误。进一步从第一存储器和第二存储器输出ECC校验位以用于逐位比较。响应于逐位比较的失败，产生指示了第一存储器和第二存储器的一个或另一个或两者的可能故障的信号。

Redundant storage of error correction code check bits used to verify proper operation of static random access memory

The application data and the error correction code (ECC) check bits associated with the application data are stored in the first memory. ECC check bits instead of application data are stored in the second memory. In response to a request to read application data from the first memory, ECC check bits are also read from the first memory and used to detect and possibly correct errors in the read application data. Further, ECC check bits are output from the first and second memory for bit-by-bit comparison. In response to the failure of bit-by-bit comparison, a signal indicating a possible failure of one or another of the first and second memories is generated.

【技术实现步骤摘要】
用于验证静态随机访问存储器的适当操作的错误纠正码校验位的冗余存储
本公开总体涉及一种用于存储数据的存储电路或系统，并且具体涉及通过测试冗余地存储的错误纠正码(ECC)校验位而验证存储器电路的适当操作。
技术介绍
许多系统包括用于存储应用数据的存储器电路。系统的适当操作取决于所存储的应用数据的准确性。然而，已知的是，存储器电路可以存储和/或检索包括码位错误的应用数据。例如，码位错误可以与用于向存储器写入应用数据有关的操作而引入。码位错误也可以与从存储器读取应用数据有关的操作而引入。也能够在由存储器存储应用数据的时间段期间引入码位错误。为了解决关于在应用数据中该码位错误的问题，现有技术已知在存储之前对应用数据应用错误纠正码(ECC)，在本领域也称作向前错误纠正(FEC)。该编码过程添加冗余数据(例如以校验位的形式)至应用数据，应用数据以及其相关联的冗余数据存储在存储器电路中。当稍后需要时，从存储器电路检索应用数据以及其相关联的冗余数据，并且使用冗余数据以检测在所检索应用数据中错误的存在，以及在一些情形中纠正所检测的错误。然而，对于给定ECC可以纠正的错误数目和类型是有限的。出现超过该限值的码位错误可能导致不可预测的结果。这可能是因为存储器电路内操作环境或故障的条件。这些不可靠行为在一些应用中可以不是可接受的。此外，ECC可以无法检测存储器电路故障的情况。特别关注存储器电路的逻辑电路的故障。考虑所涉及的待解决的以下故障：具有ECC的应用数据被写入存储器电路内的第一存储器地址，但是由于存储器电路内逻辑电路的故障，该应用数据被替代地写入第二存储器地址。该故障引起三个问题。首先，数据已经被存储在错误的地址处(也即第二存储器地址)。其次，已经覆盖了在该错误地址处的好的数据。第三，应该被覆盖的数据仍然存在于正确地址处(也即第一存储器地址)处的存储器电路中。在存储器操作中检测该故障是重要的。然而，ECC并未提供足够的保护，因为当从第一存储器地址进行后续读取时，与ECC相对的读取数据将可能不会揭示数据错误。类似地，从第二存储器地址进行后续读取也将可能不揭示数据错误。考虑关于芯片选择的以下故障：由主机请求应用数据以写入某一所选择的存储器芯片，但是由于存储器电路内用于对芯片选择(CS)信号做出响应的逻辑电路的故障，并未发生对存储器的写入。因此，应该存储在存储器电路中地址处的应用数据并未存在，并且应该被覆盖的数据仍然存在于该地址处的存储器电路中。同样地，该故障的检测是重要的。然而，ECC并未提供足够的保护，因为当进行从存储器地址的后续读取时，与ECC相对的读取数据将可能不会揭示数据错误。本领域需要解决在存储器电路操作中故障的检测。
技术实现思路
在一个实施例中，一种存储器系统包括：第一存储器；第二存储器；存储器控制器，被配置用于：应用存储器地址至第一存储器和第二存储器，将纠错码(ECC)校验位写入第一存储器和第二存储器中的所述存储器地址，并且仅从在所述存储器地址处的第一存储器读取ECC校验位；以及比较器电路，被配置用于：从在第一存储器和第二存储器中的所述存储器地址获得ECC校验位，并且执行从第一存储器和第二存储器接收的ECC校验位的逐位比较，以产生指示如下信号，其指示如果ECC校验位的逐位比较失败则第一存储器和第二存储器中的一个或多个存在故障。在一个实施例中，一种系统包括：主机系统，被配置用于做出写入请求以将应用数据写入存储器；以及存储器系统，响应于所述写入请求而通过以下项进行操作：根据应用数据计算纠错码(ECC)校验位；将应用数据和计算的ECC校验位写入第一存储器；以及将ECC校验位而非应用数据写入第二存储器。在一个实施例中，一种存储器系统包括：第一存储器，被配置用于存储应用数据以及与该应用数据相关联的纠错码(ECC)校验位；第二存储器，被配置用于存储与应用数据相关联的所述ECC校验位，其中第二存储器并未存储应用数据；存储器控制器电路，被配置用于从第一存储器读取应用数据和ECC校验位，以及使用检索到的ECC校验位检测并纠正在所检索到的应用数据中的错误；以及比较器电路，被配置用于从第一存储器和第二存储器接收ECC校验位并且执行从第一存储器和第二存储器接收到的ECC校验位的逐位比较，以产生如下信号，所述信号指示如果ECC校验位的逐位比较失败则第一存储器和第二存储器的一个或多个存在故障。在一个实施例中，一种系统包括：主机系统，被配置用于提出读取请求以从存储器读取应用数据；以及存储器系统，响应于所述读取请求通过以下项而进行操作：从第一存储器读取应用数据以及与该应用数据相关联的纠错码(ECC)校验位；使用所检索到的ECC校验位检测并纠正在所检索到应用数据中的错误；从第一存储器以及从并未存储应用数据的第二存储器接收与该应用数据相关联的ECC校验位；以及执行所接收到ECC校验位的逐位比较以产生如下信号，所述信号指示如果ECC校验位的逐位比较失败则第一存储器和第二存储器的一个或多个存在故障。从结合附图阅读的实施例的以下详细说明将使得本公开的前述和其他特征和优点变得更明显。详细说明书和附图仅是本公开的示意说明，并非限制如由所附权利要求及其等价形式所限定的本专利技术的范围。附图说明借由无需按照比例绘制的附图中的示例的方式而说明实施例，其中相同的数字指示类似的部件，以及其中：图1显示了存储器系统的框图。具体实施方式现在参照示出了存储器系统10的方框图的图1。存储器系统10耦合至主机系统12(例如以数据处理系统的形式)。主机系统12具有存储并检索应用数据的需求。存储器系统10响应于主机系统12进行数据存储的请求而操作，并且进一步响应于主机系统请求从存储装置检索数据而操作。由主机系统12提出的请求，不论是用于数据存储或数据检索，都包括通过地址总线16发送的存储器地址(addr)，其规定了在存储器系统10中应用数据将要存储至其、或者将要从检索应用数据的位置。双向数据总线18将主机系统12耦合至存储器系统10，其中数据总线18承载应用数据(app_data)。读/写控制线(r/w)20用于规定所应用的存储器地址(addr)是否用于读取操作或写入操作。存储器系统10包括第一存储器24和第二存储器26。第一存储器和第二存储器24和26中的每一个可以例如包括静态随机访问存储器(SRAM)阵列。第一存储器24包括存储器阵列24a，然而其尺寸基本上大于第二存储器26的存储器阵列26a。例如，第一存储器阵列24a可以具有n×(64+8)位大小，而第二存储器阵列26a可以具有n×8位大小(其中n表示存储器阵列中不同地址的数目)。逻辑电路24b(包括用于地址解码、使能、多路复用等的电路)提供接口至存储器阵列24a。逻辑电路26b(包括用于地址解码、使能、多路复用等的电路)提供接口至存储器阵列26a。第一存储器和第二存储器24和26的操作由存储器控制电路34控制。存储器控制器电路34由地址总线36耦合至第一存储器24和第二存储器26。响应于由主机系统12通过地址总线16发送的存储器地址(addr)，存储器控制器电路34产生专用于第一存储器24和第二存储器26的地址(SRAM_addr)以用于地址总线36。在优选的实施方式中，相同的地址(SRAM_addr)通过地址总本文档来自技高网...

【技术保护点】
1.一种存储器系统，包括：第一存储器；第二存储器；存储器控制电路，被配置用于：施加存储器地址至所述第一存储器和所述第二存储器，将纠错码(ECC)校验位写入所述第一存储器和所述第二存储器中的所述存储器地址，以及仅从在所述存储器地址处的所述第一存储器读取ECC校验位；以及比较器电路，被配置用于：从所述第一存储器和所述第二存储器中的所述存储器地址获得ECC校验位，并且执行从所述第一存储器和所述第二存储器接收的所述ECC校验位的逐位比较，以产生如下信号，该信号指示如果所述ECC校验位的所述逐位比较失败则存在所述第一存储器和第二存储器中的一个或多个存储器的故障。

【技术特征摘要】
2017.11.13 US 15/810,7311.一种存储器系统，包括：第一存储器；第二存储器；存储器控制电路，被配置用于：施加存储器地址至所述第一存储器和所述第二存储器，将纠错码(ECC)校验位写入所述第一存储器和所述第二存储器中的所述存储器地址，以及仅从在所述存储器地址处的所述第一存储器读取ECC校验位；以及比较器电路，被配置用于：从所述第一存储器和所述第二存储器中的所述存储器地址获得ECC校验位，并且执行从所述第一存储器和所述第二存储器接收的所述ECC校验位的逐位比较，以产生如下信号，该信号指示如果所述ECC校验位的所述逐位比较失败则存在所述第一存储器和第二存储器中的一个或多个存储器的故障。2.根据权利要求1所述的存储器系统，其中，所述存储器控制器电路包括ECC电路，所述ECC电路被配置用于处理从主机系统接收的应用数据并产生所述ECC校验位，以及所述ECC电路被进一步配置用于处理从所述第一存储器读取的所述应用数据和所述ECC校验位以检测并纠正在所读取的应用数据中的数据错误。3.根据权利要求2所述的存储器系统，其中，所述应用数据和所述ECC校验位在所述存储器地址处被存储在所述第一存储器中，以及其中所述应用数据并未被存储在所述第二存储器中，但是所述ECC校验位在所述存储器地址处被存储在所述第二存储器中。4.根据权利要求2所述的存储器系统，其中，所述ECC电路被进一步配置用于处理从主机系统和所述存储器地址接收的所述应用数据以产生所述ECC校验位。5.根据权利要求1所述的存储器系统，其中，所述第一存储器和所述第二存储器均包括SRAM阵列。6.根据权利要求1所述的存储器系统，其中，所述第一存储器的存储器阵列大于所述第二存储器的存储器阵列。7.一种系统，包括：主机系统，被配置用于做出写入请求以将应用数据写入存储器；以及存储器系统，响应于所述写入请求通过以下项进行操作：根据所述应用数据计算纠错码(ECC)校验位；将所述应用数据和计算出的ECC校验位写入第一存储器；以及将所述ECC校验位写入第二存储器，但是不将所述应用数据写入所述第二存储器。8.根据权利要求7所述的系统，其中，所述存储器系统进一步产生用于所述写入请求的存储器地址，以及其中将所述应用数据和计算出的ECC校验位写入所述第一存储器包括写入所述第一存储器中的所述存储器地址，以及其中将所述ECC校验位写入所述第二存储器但是不将所述应用数据写入所述第二存储器包括将所述ECC校验位写入所述第二存储器中的所述存储器地址。9.根据权利要求8所述的系统，其中，所述第一存储器和所述第二存储器中的每个存储器包括SRAM阵列。10.根据权利要求8所述的系统，其中，所述第一存储器的存储器阵列大于所述第二存储器的存储器阵列。11.根据权利要求7所述的系统，其中，所述主机系统被进一步配置为做出读取请求以从存储器读取所述应用数据，所述存储器系统进通过以下项响应于所述请求进一步进行操作：从所述第一存储器读取所述应用数据和ECC校验位；使用所读取的ECC校验位检测并纠正所读取的应用数据中的错误；从所述第一存储器和所述第二存储器接收所述ECC校验位；以及执行从所述第一存储器和所述第二存储器接收的ECC校验位的逐位比较，以产生如下信号，该信号指示如果所述ECC校验位的所述逐位比较失败则存在所述第一存储...

【专利技术属性】
技术研发人员：O·兰简，R·格梅利，D·达泰，
申请(专利权)人：意法半导体国际有限公司，意法半导体股份有限公司，意法半导体格勒诺布尔二公司，
类型：发明
国别省市：荷兰,NL