存储器装置制造方法及图纸

技术编号:21161700 阅读:24 留言:0更新日期:2019-05-22 08:28
一种存储器装置可包括第一半存储器块、第二半存储器块、行解码器组以及可设置在第一半存储器块和第二半存储器块之间的读/写电路。该读/写电路可通过第一位线和第二位线联接到第一半存储器块和第二半存储器块。该行解码器组可被配置为响应于单块选择信号而同时选择第一半存储器块和第二半存储器块。

Memory device

A memory device may include a first half memory block, a second half memory block, a row decoder group, and a read/write circuit that can be set between the first half memory block and the second half memory block. The read/write circuit can be connected to the first half memory block and the second half memory block through the first and second bit lines. The row decoder group may be configured to simultaneously select the first half memory block and the second half memory block in response to a single block selection signal.

【技术实现步骤摘要】
存储器装置
各种实施方式总体上可涉及存储器装置,具体地讲,涉及一种包括三维单元阵列的存储器装置。
技术介绍
存储器装置可包括能够存储数据的多个存储器单元。存储器单元可按照三维方式布置以实现半导体器件的高集成度。三维布置的存储器单元可通过在垂直方向上延伸的沟道层联接。沟道层可按照锯齿形方式布置以增加存储器单元阵列的集成度。在这种情况下,难以确保联接到沟道层的位线之间的布置间距,位线的布置裕度可能变得不足。
技术实现思路
根据本公开的一方面,可提供一种存储器装置。该存储器装置可包括第一半存储器块和第二半存储器块。该存储器装置可包括设置在第一半存储器块和第二半存储器块之间的读/写电路。该读/写电路可通过第一位线和第二位线联接到第一半存储器块和第二半存储器块。该存储器装置可包括第一行解码器组,该第一行解码器组被配置为响应于单块选择信号同时选择第一半存储器块和第二半存储器块。根据本公开的一方面,可提供一种存储器装置。该存储器装置可包括:第一存储器单元阵列,其包括第一半存储器块;以及第二存储器单元阵列,其包括第二半存储器块。该存储器装置可包括设置在第一存储器单元阵列和第二存储器单元阵列之间的读/写电路。该读/写电路可通过第一组的位线和第二组的位线联接到第一存储器单元阵列和第二存储器单元阵列。该存储器装置可包括第一行解码器组和第二行解码器组,其各自被配置为响应于单块选择信号同时选择多个存储器块对中的任一个。各个存储器块对可利用任一个第一半存储器块和任一个第二半存储器块来配置。附图说明图1是示意性地示出包括根据本公开的实施方式的存储器系统的数据处理系统的示例的示图。图2是示出根据本公开的实施方式的存储器装置的框图。图3是示出根据本公开的实施方式的存储器装置的各个平面的框图。图4是示出根据本公开的实施方式的存储器装置的存储器单元阵列和行解码器组的框图。图5是示出根据本公开的实施方式的存储器装置的存储器单元阵列和读/写电路的框图。图6A和图6B是示出根据本公开的实施方式的存储器装置的各个半存储器块的结构的图。图7A和图7B是示出根据本公开的实施方式的存储器装置的各个半存储器块的结构的图。图8是构成根据本公开的实施方式的存储器装置的存储器块的第一单元串和第二单元串的电路图表示。图9是示出包括根据本公开的实施方式的存储器装置的存储器系统的框图。图10是示出包括根据本公开的实施方式的存储器系统的计算系统的框图。具体实施方式将参照附图描述本公开的各种实施方式。然而,本公开的实施方式可按照许多不同的形式具体实现,不应被解释为限于本文所阐述的实施方式。相反,这些实施方式被提供以使得本公开的公开将彻底和完整,并且将向本领域技术人员充分传达本公开的范围。在不脱离本公开的范围的情况下,本公开的实施方式的特征可用在各种众多实施方式中。在附图中,为了清晰,层和区域的尺寸和相对尺寸可能被夸大。附图不按比例。相似的标号始终表示相似的元件。还要注意的是,在本说明书中,“连接/联接”不仅指一个组件直接联接另一部件,而且还指通过中间组件间接地联接另一组件。另一方面,“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接联接另一组件。还要注意的是,“在…上”不仅指一个组件直接在另一组件上,而且还指通过中间组件间接在另一组件上。另一方面,“直接在…上”是指一个组件在没有中间组件的情况下直接在另一组件上。将理解,当元件被称为“在”两个元件“之间”时,其可以是这两个元件之间的仅有元件,或者也可存在一个或更多个中间元件。本公开的实施方式可提供一种能够增加联接到三维存储器单元阵列的位线的布置自由度的存储器装置。图1是示意性地示出包括根据本公开的实施方式的存储器系统的数据处理系统的示例的示图。参照图1,数据处理系统100可包括主机110和存储器系统120。主机110可与存储器系统120通信,以将数据存储在存储器系统120中或从存储器系统120读取数据。主机110可包括各种电子装置。例如,主机110可包括诸如移动电话、MP3播放器和膝上型计算机的电子装置或者诸如台式计算机、游戏机、TV和投影仪的电子装置。主机110可通过使用诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储器系统120通信。存储器系统120可响应于主机110的请求而操作。更具体地,存储器系统120可包括用于存储由主机110访问的数据的存储器装置140以及用于控制存储器装置140的控制器130。控制器130和存储器装置140可被集成为一个半导体存储器装置以实现存储器系统120。存储器系统120可根据联接到主机110的主机接口的协议被实现为各种类型的存储装置中的任一种。例如,存储器系统120可利用诸如固态驱动器(SSD)、存储卡、通用存储总线(USB)装置、通用闪存(UFS)装置和记忆棒的各种存储装置中的任一种来实现。当存储器系统120被实现为半导体驱动器SSD时,联接到存储器系统120的主机110的操作速度可显著改进。存储卡可利用诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑闪存(CF)卡、智能媒体(SM)卡、多媒体卡(MMC)和安全数字(SD)卡的任一种存储卡来实现。MMC可包括嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)、MMCmicro等。SD卡可包括miniSD、microSD、SDHC等。作为另一示例,存储器系统120可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的电子装置之一、RFID装置、或者构成计算系统的各种组件之一被包括。存储器装置140可通过通道CH1至CHk从控制器130接收命令、地址和数据,并且存储器装置140可将读取的数据发送到控制器130。存储器装置140可在通过地址选择的区域中执行与所接收的命令对应的操作。具体地,存储器装置140可执行编程操作、读操作和擦除操作。在编程操作中,存储器装置140可将数据编程在通过地址选择的区域中。在读操作中,存储器装置140可从通过地址选择的区域读取数据。在擦除操作中,存储器装置140可擦除存储在通过地址选择的区域中的数据。存储器装置140可包括多个半导体存储器芯片150。半导体存储器芯片150可通过通道CH1至CHk与控制器130通信。尽管图1中示出多个半导体存储器芯片150联接到一个通道的情况,但是存储器系统120也可被实现为使得一个半导体存储器芯片150联接到一个通道。半导体存储器芯片150可使用多芯片封装(MCP)技术被实现为一个半导体封装,或者被实现为单独的半导体封装。各个半导体存储器芯片150可以是NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器本文档来自技高网...

【技术保护点】
1.一种存储器装置,该存储器装置包括:第一半存储器块;第二半存储器块;读/写电路,该读/写电路被设置在所述第一半存储器块与所述第二半存储器块之间,该读/写电路分别通过第一位线和第二位线联接到所述第一半存储器块和所述第二半存储器块;以及第一行解码器组,该第一行解码器组被配置为响应于单块选择信号而同时选择所述第一半存储器块和所述第二半存储器块。

【技术特征摘要】
2017.11.15 KR 10-2017-01525461.一种存储器装置,该存储器装置包括:第一半存储器块;第二半存储器块;读/写电路,该读/写电路被设置在所述第一半存储器块与所述第二半存储器块之间,该读/写电路分别通过第一位线和第二位线联接到所述第一半存储器块和所述第二半存储器块;以及第一行解码器组,该第一行解码器组被配置为响应于单块选择信号而同时选择所述第一半存储器块和所述第二半存储器块。2.根据权利要求1所述的存储器装置,其中,所述第一位线的一部分在所述第一半存储器块与所述读/写电路之间延伸以将所述第一半存储器块联接到所述读/写电路,并且其中,所述第二位线的一部分在所述第二半存储器块与所述读/写电路之间延伸以将所述第二半存储器块联接到所述读/写电路。3.根据权利要求1所述的存储器装置,其中,所述第一位线与所述第二位线的延伸方向相反。4.根据权利要求1所述的存储器装置,其中,所述第一半存储器块包括通过所述第一位线联接到所述读/写电路的第一单元串,并且所述第二半存储器块包括通过所述第二位线联接到所述读/写电路的第二单元串。5.根据权利要求4所述的存储器装置,其中,所述第一单元串通过朝着第一侧延伸的第一组的局部线联接到所述第一行解码器组,并且所述第二单元串通过朝着所述第一侧延伸的第二组的局部线联接到所述第一行解码器组。6.根据权利要求5所述的存储器装置,其中,所述第一单元串联接到朝着与所述第一侧相反的第二侧延伸的第三组的局部线,并且所述第二单元串联接到朝着所述第二侧延伸的第四组的局部线。7.根据权利要求6所述的存储器装置,该存储器装置还包括第二行解码器组,该第二行解码器组被配置为响应于所述单块选择信号而同时选择所述第三组的局部线和所述第四组的局部线,该第二行解码器组联接到所述第三组的局部线和所述第四组的局部线。8.根据权利要求6所述的存储器装置,其中,所述第一组至所述第四组中的每一组的局部线包括通过狭缝划分的选择线以及层叠在所述选择线下方的字线。9.根据权利要求7所述的存储器装置,其中,所述第一行解码器组和所述第二行解码器组中的每一个包括响应于所述单块选择信号而将操作电压提供给所述第一组至所述第四组的局部线的通过晶体管。10.根据权利要求1所述的存储器装置,其中,所述第一行解码器组包括通过晶体管组,该通过晶体管组被配置为响应于所述单块选择信号而将操作电压提供给联接到所述第一半存储器块和所述第二半存储器块的局...

【专利技术属性】
技术研发人员:严大成
申请(专利权)人:爱思开海力士有限公司
类型:发明
国别省市:韩国,KR

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