A memory device may include a first half memory block, a second half memory block, a row decoder group, and a read/write circuit that can be set between the first half memory block and the second half memory block. The read/write circuit can be connected to the first half memory block and the second half memory block through the first and second bit lines. The row decoder group may be configured to simultaneously select the first half memory block and the second half memory block in response to a single block selection signal.
【技术实现步骤摘要】
存储器装置
各种实施方式总体上可涉及存储器装置,具体地讲,涉及一种包括三维单元阵列的存储器装置。
技术介绍
存储器装置可包括能够存储数据的多个存储器单元。存储器单元可按照三维方式布置以实现半导体器件的高集成度。三维布置的存储器单元可通过在垂直方向上延伸的沟道层联接。沟道层可按照锯齿形方式布置以增加存储器单元阵列的集成度。在这种情况下,难以确保联接到沟道层的位线之间的布置间距,位线的布置裕度可能变得不足。
技术实现思路
根据本公开的一方面,可提供一种存储器装置。该存储器装置可包括第一半存储器块和第二半存储器块。该存储器装置可包括设置在第一半存储器块和第二半存储器块之间的读/写电路。该读/写电路可通过第一位线和第二位线联接到第一半存储器块和第二半存储器块。该存储器装置可包括第一行解码器组,该第一行解码器组被配置为响应于单块选择信号同时选择第一半存储器块和第二半存储器块。根据本公开的一方面,可提供一种存储器装置。该存储器装置可包括:第一存储器单元阵列,其包括第一半存储器块;以及第二存储器单元阵列,其包括第二半存储器块。该存储器装置可包括设置在第一存储器单元阵列和第二存储器单元阵列之间的读/写电路。该读/写电路可通过第一组的位线和第二组的位线联接到第一存储器单元阵列和第二存储器单元阵列。该存储器装置可包括第一行解码器组和第二行解码器组,其各自被配置为响应于单块选择信号同时选择多个存储器块对中的任一个。各个存储器块对可利用任一个第一半存储器块和任一个第二半存储器块来配置。附图说明图1是示意性地示出包括根据本公开的实施方式的存储器系统的数据处理系统的示例的示图。图2是示出 ...
【技术保护点】
1.一种存储器装置,该存储器装置包括:第一半存储器块;第二半存储器块;读/写电路,该读/写电路被设置在所述第一半存储器块与所述第二半存储器块之间,该读/写电路分别通过第一位线和第二位线联接到所述第一半存储器块和所述第二半存储器块;以及第一行解码器组,该第一行解码器组被配置为响应于单块选择信号而同时选择所述第一半存储器块和所述第二半存储器块。
【技术特征摘要】
2017.11.15 KR 10-2017-01525461.一种存储器装置,该存储器装置包括:第一半存储器块;第二半存储器块;读/写电路,该读/写电路被设置在所述第一半存储器块与所述第二半存储器块之间,该读/写电路分别通过第一位线和第二位线联接到所述第一半存储器块和所述第二半存储器块;以及第一行解码器组,该第一行解码器组被配置为响应于单块选择信号而同时选择所述第一半存储器块和所述第二半存储器块。2.根据权利要求1所述的存储器装置,其中,所述第一位线的一部分在所述第一半存储器块与所述读/写电路之间延伸以将所述第一半存储器块联接到所述读/写电路,并且其中,所述第二位线的一部分在所述第二半存储器块与所述读/写电路之间延伸以将所述第二半存储器块联接到所述读/写电路。3.根据权利要求1所述的存储器装置,其中,所述第一位线与所述第二位线的延伸方向相反。4.根据权利要求1所述的存储器装置,其中,所述第一半存储器块包括通过所述第一位线联接到所述读/写电路的第一单元串,并且所述第二半存储器块包括通过所述第二位线联接到所述读/写电路的第二单元串。5.根据权利要求4所述的存储器装置,其中,所述第一单元串通过朝着第一侧延伸的第一组的局部线联接到所述第一行解码器组,并且所述第二单元串通过朝着所述第一侧延伸的第二组的局部线联接到所述第一行解码器组。6.根据权利要求5所述的存储器装置,其中,所述第一单元串联接到朝着与所述第一侧相反的第二侧延伸的第三组的局部线,并且所述第二单元串联接到朝着所述第二侧延伸的第四组的局部线。7.根据权利要求6所述的存储器装置,该存储器装置还包括第二行解码器组,该第二行解码器组被配置为响应于所述单块选择信号而同时选择所述第三组的局部线和所述第四组的局部线,该第二行解码器组联接到所述第三组的局部线和所述第四组的局部线。8.根据权利要求6所述的存储器装置,其中,所述第一组至所述第四组中的每一组的局部线包括通过狭缝划分的选择线以及层叠在所述选择线下方的字线。9.根据权利要求7所述的存储器装置,其中,所述第一行解码器组和所述第二行解码器组中的每一个包括响应于所述单块选择信号而将操作电压提供给所述第一组至所述第四组的局部线的通过晶体管。10.根据权利要求1所述的存储器装置,其中,所述第一行解码器组包括通过晶体管组,该通过晶体管组被配置为响应于所述单块选择信号而将操作电压提供给联接到所述第一半存储器块和所述第二半存储器块的局...
【专利技术属性】
技术研发人员:严大成,
申请(专利权)人:爱思开海力士有限公司,
类型:发明
国别省市:韩国,KR
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