存储系统技术方案

技术编号:21161695 阅读:29 留言:0更新日期:2019-05-22 08:28
一种存储系统包括:第一单元阵列,其包括多个存储单元;第二单元阵列,其包括多个存储单元;以及地址运算电路,其适用于通过将第一值加到地址上来产生用于访问第一单元阵列中的至少一个第一单元的第一单元阵列地址,并且通过将第二值加到地址上来产生用于访问第二单元阵列中的至少一个第二单元的第二单元阵列地址。

storage system

A storage system includes: a first unit array comprising multiple storage units; a second unit array comprising multiple storage units; and an address operation circuit suitable for generating a first unit array address for accessing at least one first unit in the first unit array by adding the first value to the address, and by adding the second value to the address. A second cell array address for accessing at least one second cell in a second cell array.

【技术实现步骤摘要】
存储系统相关申请的交叉引用本申请要求于2017年11月13日提交的申请号为10-2017-0150558的韩国专利申请的优先权,其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种存储系统。
技术介绍
最近,学术研究人员和业界正在开发用于替代动态随机存取存储器(DRAM)和快闪存储器的下一代存储器件。提出的下一代存储器之一为使用可变电阻材料的电阻式存储器件,因为电阻根据所施加的偏压而迅速改变,因此该可变电阻材料是能够在至少两种不同的电阻状态之间切换的材料。电阻式存储器件的典型示例包括相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等。电阻式存储器件可以以交叉点阵列结构来形成存储单元阵列。交叉点阵列结构为多个下电极(例如,多个行线(字线))和多个上电极(例如,多个列线(位线))相互交叉的结构并且存储单元设置在每个交叉点处。电阻式存储器件的存储单元可以包括串联耦接的可变电阻器件和选择器件。
技术实现思路
本专利技术的实施例针对一种包括多个单元阵列的存储系统,该多个单元阵列的不同位置的单元通过单个命令被一起访问。根据本专利技术的一个实施例,一种存储系统包括:第一单元阵列,其包括多个存储单元;第二单元阵列,其包括多个存储单元;以及地址运算电路,其适用于通过将第一值加到地址上来产生用于访问所述第一单元阵列中的至少一个第一单元的第一单元阵列地址,并且通过将第二值加到所述地址上来产生用于访问所述第二单元阵列中的至少一个第二单元的第二单元阵列地址。根据本专利技术的另一个实施例,一种存储系统包括:第一组,其包括两个或更多个单元阵列;第二组,其包括两个或更多个单元阵列;以及地址运算电路,其适用于通过将第一值加到地址上来产生用于访问所述第一组中的至少一个第一单元的第一组地址,并且通过将第二值加到所述地址上来产生用于访问所述第二组中的至少一个第二单元的第二组地址。根据本专利技术的另一个实施例,一种存储系统包括:至少一个存储器件,其包括多个单元阵列;控制器,其适用于对所述至少一个存储器件执行单个操作以储存或输出多比特位数据,其中所述至少一个存储器件中的单元阵列的数量是所述多比特位数据中的比特位的数量的整数倍;以及地址运算电路,其适用于将与用于所述单个操作的命令一起输入的单元地址转换成不同的已转换的单元地址,并且将每个已转换的单元地址提供给每个单元阵列。附图说明本文中的描述参考了附图,其中在多个视图中相同的附图标记指代相同的部件,并且其中:图1是示出耦接到行电路和列电路的单元阵列的框图;图2示出了由于单元阵列中的干扰现象和/或行/列电路中产生的热量而更可能丢失数据的存储单元(其被遮蔽);图3是示出示例性存储系统的框图;图4是示出另一个示例性存储系统的框图;以及图5是示出另一个示例性存储系统的框图。具体实施方式下面将参考附图更详细地描述本专利技术的公开内容的各种示例。然而,应注意的是,本专利技术可以以不同的其他形式来实施,并且不应该被解释为限于本文中所阐述的示例。相反,提供这些示例是为了使本公开透彻和完整,并且将本专利技术的范围充分地传达给本领域技术人员。还将理解的是,当在本说明书中使用时,术语“包括”、“包含”指明所述元件的存在并且不排除存在或添加一个或更多其他元件。此外,如本文中所使用的,术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。在下面的描述中,阐述了许多具体细节以便提供对本专利技术的透彻理解。本专利技术可以在没有这些具体细节中的一些或全部的情况下来实施。在其他情况下,为了避免不必要地混淆本专利技术,没有详细描述公知的工艺结构和/或工艺。还应注意的是,在一些情况下,对于相关领域的技术人员而言明显的是,除非另外明确指出,否则结合一个实施例描述的特征或元件可以单独使用或与另一个实施例的其他特征或元件组合使用。图1是示出单元阵列100的框图。参考图1,单元阵列100可以包括多个字线WL0、WL1、WL2、WL3(其也被称为行线)、多个位线BL0、BL1、BL2、BL3(其也被称为列线)以及形成在字线WL0至WL3与位线BL0至BL3之间的交叉点处的存储单元MC00至MC33。字线WL0至WL3和位线BL0至BL3可以分别由行电路110和列电路120来控制。字线WL0至WL3和位线BL0至BL3可以是用于区分彼此的相对名称。换言之,附图中的字线WL0至WL3可以被称为位线,而附图中的位线BL0至BL3可以被称为字线。存储单元MC00至MC33可以分别包括电阻式存储器件M00至M33和选择器件S00至S33。根据所储存的数据,电阻式存储器件M00至M33可以具有高电阻状态或低电阻状态。电阻式存储器件M11至M33可以是相变存储器件。电阻式存储器件M11至M33可以在结晶态下具有低电阻状态。电阻式存储器件M00至M33可以在非晶态下具有高电阻状态。当存储单元的两端之间的电压电平差较大时,选择器件S00至S33可以被导通。当电压电平差较小时,选择器件S00至S33可以被关断。在各种示例中,二极管和/或双向阈值开关(OTS)元件可以用作选择器件S00至S33。行电路110可以在字线WL0至WL3之中选择与行地址R_ADD相对应的字线。列电路120可以在位线BL0至BL3之中选择与列地址C_ADD相对应的位线,并且经由选中位线来将数据DATA写入(编程)到选中存储单元中,或从选中存储单元读取数据DATA。位于选中字线与选中位线之间的交叉点处的存储单元可以是选中存储单元。作为示例而非限制,当选择字线WL1和位线BL2时,存储单元MC12可以是选中存储单元。在单元阵列100中的读取操作期间,电流可以流过列电路120,接着是选中位线,接着是选中存储单元,接着是选中字线,接着是行电路110。当选中存储单元是存储单元MC23时,由于存储单元MC13、存储单元MC22、存储单元MC21、存储单元MC20位于电流流过的路径上,因此在存储单元MC23的读取操作期间,在存储单元MC13、存储单元MC22、存储单元MC21、存储单元MC20中发生干扰现象。当选中存储单元是存储单元MC02时,由于存储单元MC01、存储单元MC00位于电流流过的路径上,因此在存储单元MC02的读取操作期间,在存储单元MC01、存储单元MC00中会发生干扰现象。换言之,在每个单元阵列中与选中存储单元相比更靠近行电路110的存储单元中的至少一些(其与在读取操作期间选中的字线相对应)中会发生干扰现象,以及在存储单元之中与选中存储单元相比更靠近列电路120的存储单元中的至少一些(其与在读取操作期间选中的位线相对应)中会发生干扰现象。此外,在读取操作期间,会在行电路110和列电路120中产生热量。更靠近行电路110和列电路120的存储单元会更多地受到所产生的热量的影响。在图2中,被遮蔽的存储单元表示由于在行电路110和列电路120中产生的热量和/或在单元阵列100中的干扰现象而更可能丢失数据的存储单元。图2示例性地示出了包括8×8个存储单元(即,64个存储单元)的单元阵列。在图2中,为了便于说明,省略了字线和位线。从图2可以理解的是,由于随机读取操作被重复,因此更靠近行电路110和/或列电路120的存储单元中的至少一本文档来自技高网...

【技术保护点】
1.一种存储系统,包括:第一单元阵列,其包括多个存储单元;第二单元阵列,其包括多个存储单元;以及地址运算电路,其适用于通过将第一值加到地址上来产生第一单元阵列地址,所述第一单元阵列地址用于访问所述第一单元阵列中的至少一个第一单元,以及通过将第二值加到所述地址上来产生第二单元阵列地址,所述第二单元阵列地址用于访问所述第二单元阵列中的至少一个第二单元。

【技术特征摘要】
2017.11.13 KR 10-2017-01505581.一种存储系统,包括:第一单元阵列,其包括多个存储单元;第二单元阵列,其包括多个存储单元;以及地址运算电路,其适用于通过将第一值加到地址上来产生第一单元阵列地址,所述第一单元阵列地址用于访问所述第一单元阵列中的至少一个第一单元,以及通过将第二值加到所述地址上来产生第二单元阵列地址,所述第二单元阵列地址用于访问所述第二单元阵列中的至少一个第二单元。2.根据权利要求1所述的存储系统,其中,所述第一单元阵列和所述第二单元阵列响应于所述地址而同时被访问。3.根据权利要求1所述的存储系统,其中,所述地址、所述第一单元阵列地址和所述第二单元阵列地址中的每一个包括行地址和列地址中的至少一个。4.根据权利要求1所述的存储系统,其中,所述地址、所述第一单元阵列地址和所述第二单元阵列地址中的每一个包括行地址和列地址,以及所述地址运算电路通过将所述第一值加到所述地址的行地址上来产生所述第一单元阵列地址的行地址,并且通过将所述第一值加到所述地址的列地址上来产生所述第一单元阵列地址的列地址,以及通过将所述第二值加到所述地址的行地址上来产生所述第二单元阵列地址的行地址,并且通过将所述第二值加到所述地址的列地址上来产生所述第二单元阵列地址的列地址。5.根据权利要求1所述的存储系统,其中,所述第一单元阵列和所述第二单元阵列被包括在存储器件中。6.根据权利要求1所述的存储系统,其中,所述第一单元阵列和所述第二单元阵列被包括在不同的存储器件中。7.根据权利要求1所述的存储系统,其中,所述地址运算电路包括至少两个加法器。8.根据权利要求1所述的存储系统,其中,所述地址被从存储器控制器传输到所述地址运算电路,以及其中,所述存储单元是电阻式存储单元。9.根据权利要求2所述的存储系统,其中,第一单元阵列中基于所述第一单元阵列地址来访问的存储单元的位置与所述第二单元阵列中基于所述第二单元阵列地址来访问的存储单元的位置不同。10.一种存储系统,包括:第一组,其包括两个或更多个单元阵列;第二组,其包括两个或更多个单元阵列;以及地址运算电...

【专利技术属性】
技术研发人员:郑承奎权正贤洪道善申原圭
申请(专利权)人:爱思开海力士有限公司
类型:发明
国别省市:韩国,KR

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