延时电路和PUF仲裁器电路制造技术

根据一个实施例描述一种延时电路，所述延时电路具有：电子传输元件；输入电路，所述输入电路设计用于：接收输入信号和将输入信号输送给一个传输元件输入端并且将反相的输入信号输送给另一传输元件输入端；和输出电路，所述输出电路与第一传输元件输出端和第二传输元件输出端耦合，并且设计用于：提供输出信号，其中输出电路设计成，使得在输入信号改变的情况下，当输入信号的改变已经不仅在第一传输元件输出端处、而且也在第二传输元件输出端处引起改变时，输出信号才改变。此外描述一种PUF仲裁器电路，所述PUF仲裁器电路具有多个延时电路。

Delay Circuit and PUF Arbitrator Circuit

【技术实现步骤摘要】
延时电路和PUF仲裁器电路
实施例概括性地涉及延时电路。
技术介绍
集成电路(IC)的盗版和逆向工程(RE)被认为是对半导体工业的最严重的威胁之一，因为在此可以窃取设计：成功的攻击者可以仿造IC或生产和销售类似的(即“克隆的”)IC，可以非法使用它或出售提取和窃取的知识产权等，进而例如向竞争对手泄露商业秘密。由于这些原因，期望防止IC盗版和逆向工程的有效的设计和技术。
技术实现思路
根据一个实施方式，提供一种延时电路，所述延时电路具有：电子传输元件，所述电子传输元件具有第一传输元件输入端和第一传输元件输出端，其中第一传输元件输入端与第一传输元件输出端借助于两个并联的互补的第一开关耦合，其中第一开关分别具有控制输入端，所述电子传输元件具有第二传输元件输入端和第二传输元件输出端，其中第二传输元件输入端与第二传输元件输出端借助于两个并联的互补的第二开关耦合，其中第二开关分别具有控制输入端，其中第一传输元件输出端与第二开关的控制输入端耦合，并且第二传输元件输出端与第一开关的控制输入端耦合；输入电路，所述输入电路设计用于：接收输入信号并且将输入信号输送给传输元件输入端中的一个并且将反相的输入信号输送给传输元件输入端中的另一个；和输出电路，所述输出电路与第一传输元件输出端和第二传输元件输出端耦合，并且设计用于：提供输出信号，其中输出电路设计成，使得在输入信号改变的情况下，当输入信号的改变不仅在第一传输元件输出端处、而且也在第二传输元件输出端处引起改变时，输出信号才改变。附图说明附图不描述实际的大小关系，而是应当用于说明不同实施例的原理。在下文中，参考下面的附图描述不同的实施例。图1示出芯片卡。图2示出用于实现基于硅芯片的仲裁器PUF的电路。图3示出用于实现基于硅芯片的仲裁器PUF的具有附加的延迟元件的电路。图4示出如下电路的一个实例，所述电路实现由复用器和延迟元件构成的元件。图5示出传输门，也称作为微分反馈传输门(DFTG，代表英文DifferentialFeedbackTransferGate)。图6示出在转换图5的传输门的输入节点对时的时间特性。图7示出延时电路。具体实施方式下面详细的描述涉及示出细节和实施例的附图。详细地描述所述实施例，使得本领域技术人员能够实施本专利技术。其他实施方式也是可行的，并且能够对实施例在结构、逻辑和电学方面做出改变，而不偏离本专利技术的主题。不同的实施例无需相互排斥，而是能够将不同的实施方式彼此组合，使得产生新的实施方式。在本说明书的范围中，将术语“连接”、“联接”以及“耦合”用于描述直接的和间接的连接、直接的或间接的联接以及直接的或间接的耦合。用于可靠地且安全地识别和认证IC、例如由此能够防止使用仿造的IC的大有希望的方案在于：使用所谓的物理随机函数(PhysicalRandomFunction)或物理不可克隆函数(PhysicalUnclonableFunction，PUF)在芯片上产生(PUF-)值，基于所述值产生用于加密算法的密钥。理想地，基于硅芯片的PUF产生芯片专用密钥，所述密钥可任意频繁地复现，但是不可预见且无法从外部确定。这可以通过利用IC制造工艺的随机变化来实现，其中同时采取措施，使得PUF值产生与全局工艺波动、温度波动和供电电压波动以及噪声无关。因为实现PUF的PUF电路能够连同专用的控制逻辑装置一起集成，所以能够非常有效果地且有效率地使物理地访问PUF电路的尝试变难。对物理攻击的这种显著的抵抗力是使用受控的基于硅芯片的PUF的主要优点。此外，对于产生密钥仅需要弱的PUF，即(与可能的挑战应答对的数量相比)仅使用极其有限数量的挑战应答对的PUF。能够考虑将PUF值P作为物理对象的一类指纹。通过真实的PUF值、即在其注册时的PUF值，能够单义地识别物理对象，并且基于识别例如能够产生密匙。物理对象能够是控制仪器或微控制器。其也能够是芯片卡的芯片卡IC(IntegratedCircuit，集成电路)，如具有任意形状系数的智能卡，例如用于护照或用于SIM(SubscriberIdentityModule，用户识别模块)。图1示出芯片卡100作为实例。在此以卡形式示出、但是能够具有任意形状系数的芯片卡100具有载体和芯片卡模块102。芯片卡模块102具有不同的部件，即例如非易失存储器103和CPU(CentralProcessingUnit，中央处理单元)104。特别地，芯片卡具有部件105，所述部件用作为PUF源，例如存储器(例如具有多个SRAM单元)，所述存储器的随机的初始状态用作为PUF值。PUF值P能够视作为用于芯片卡100(更确切地说用于芯片卡100中的芯片卡模块102)的识别码。例如，芯片卡模块102具有加密处理器，所述加密处理器从所述识别码中推导出芯片卡个体化的加密密匙，或者CPU104本身推导出加密密匙。出于安全理由，真实的PUF值P和从其中推导出的加密密匙都不存储在芯片卡100上。代替于此，在芯片卡100上存在所谓的PUF模块106，所述PUF模块与物理对象105连接。如果需要PUF值P，那么提出所谓的PUF请求(PUF-Request)，对此PUF模块106每次重新确定PUF值(通过内部测量)。换言之，PUF模块106对PUF请求以输出PUF值P’应答，所述PUF值P’根据PUF源105提供的数位的数位稳定性能够或多或少地与真实的PUF值P不同，即在其注册时的PUF值。存在不同的方案来实现受控的基于硅芯片的PUF(即PUF源105)，例如一方面基于SRAM、基于读取放大器、基于蝶形和锁存器的PUF阵列，以及另一方面基于延迟的PUF、如环形振荡器-PUF和仲裁器-PUF。SRAM-PUF基于各个SRAM存储器单元的工艺变动引发的趋势，优选采用在接通时其两个稳态中的一个。然而，所述SRAM-PUF典型地经受严重的限制，如差的数位稳定性和相对于诸如电和光探测的半侵入性攻击的高的易损性和/或不足的统计学质量。在基于延迟的PUF、如环形振荡器(RO)-PUF和仲裁器-PUF中，其中将两个在理想情况下相同地实施的延迟线路的延迟进行比较，在数位稳定性和统计学质量方面存在类似的限制，同时其相对于基于模型的攻击的已知弱点对于芯片上的密钥生成是无关紧要的，因为(极少数的)受控的硅PUF-挑战-应答对从不会直接暴露，也无法从外部确定。图2示出用于实现基于硅芯片的仲裁器PUF的电路200。仲裁器PUF借助复用器201和仲裁器来实现，所述仲裁器实施为RS触发器(FF)202并且由两个交叉耦合的NOR(或非)门203和204构成。第一或非门203接收信号S1和第二或非门204的输出信号Y<0>，并且第二或非门204接收信号S0和第一或非门203的输出信号Y<1>。电路200具有n位输入信号X<n-1:0>，并且根据在异或(包括或)门205的输出端中以相同的标称布局长度开始的两个由复用器201形成的路径之间的延迟差来计算输出信号，所述输出信号通过两个互补的位Y<1：0>(即双轨输出信号)代表，所述异或门接收开始信号A。输入端X<j>(j＝n-1，……，1，0)通过配置复用器201来确定两个相应的路径。一对由相同的输入端本文档来自技高网...

【技术保护点】
1.一种延时电路，所述延时电路具有：电子传输元件，所述电子传输元件具有第一传输元件输入端和第一传输元件输出端，其中所述第一传输元件输入端与所述第一传输元件输出端借助于两个并联的互补的第一开关耦合，其中所述第一开关分别具有控制输入端；第二传输元件输入端和第二传输元件输出端，其中所述第二传输元件输入端与所述第二传输元件输出端借助于两个并联的互补的第二开关耦合，其中所述第二开关分别具有控制输入端；其中所述第一传输元件输出端与所述第二开关的所述控制输入端耦合，并且所述第二传输元件输出端与所述第一开关的所述控制输入端耦合；输入电路，所述输入电路设计用于：接收输入信号，并且将所述输入信号输送给所述传输元件输入端中的一个，并且将反相的输入信号输送给所述传输元件输入端中的另一个；和输出电路，所述输出电路与所述第一传输元件输出端和所述第二传输元件输出端耦合，并且设计用于：提供输出信号，其中所述输出电路设计成，使得在所述输入信号改变的情况下，当所述输入信号的改变已经不仅在所述第一传输元件输出端处、而且也在所述第二传输元件输出端处引起改变时，所述输出信号才改变。

【技术特征摘要】
2017.11.09 DE 102017126217.21.一种延时电路，所述延时电路具有：电子传输元件，所述电子传输元件具有第一传输元件输入端和第一传输元件输出端，其中所述第一传输元件输入端与所述第一传输元件输出端借助于两个并联的互补的第一开关耦合，其中所述第一开关分别具有控制输入端；第二传输元件输入端和第二传输元件输出端，其中所述第二传输元件输入端与所述第二传输元件输出端借助于两个并联的互补的第二开关耦合，其中所述第二开关分别具有控制输入端；其中所述第一传输元件输出端与所述第二开关的所述控制输入端耦合，并且所述第二传输元件输出端与所述第一开关的所述控制输入端耦合；输入电路，所述输入电路设计用于：接收输入信号，并且将所述输入信号输送给所述传输元件输入端中的一个，并且将反相的输入信号输送给所述传输元件输入端中的另一个；和输出电路，所述输出电路与所述第一传输元件输出端和所述第二传输元件输出端耦合，并且设计用于：提供输出信号，其中所述输出电路设计成，使得在所述输入信号改变的情况下，当所述输入信号的改变已经不仅在所述第一传输元件输出端处、而且也在所述第二传输元件输出端处引起改变时，所述输出信号才改变。2.根据权利要求1所述的延时电路，其中所述输入信号的改变、所述输出信号的改变和在所述第一传输元件输出端处和在所述第二传输元件输出端处的改变是逻辑电平改变。3.根据权利要求1或2所述的延时电路，其中所述输入信号的改变是所述输入信号的下降沿或上升沿。4.根据权利要求1至3中任一项所述的延时电路，其中所述第一传输元件输出端输出第一传输元件输出信号，并且所述第二传输元件输出端输出第二传输元件输出信号，并且其中所述输出电路具有缓冲器，当所述输入信号的改变已经引起所述第一传输元件输出信号的改变和所述第二传输元件输出信号的改变时，将所述第一传输元件输出信号或反相的第二传输元件输出信号输送给所述缓冲器的输入端。5.根据权利要求4所述的延时电路，其中所述输出电路和所述缓冲器设计成，使得当所述第一传输元件输出信号的逻辑电平和所述第二传输元件输出信号的逻辑电平不互补时，所述缓冲器保持由其存储的值。6.根据权利要求4或5所述的延时电路，其中所述缓冲器是反相器。7.根据权利要求1至6中任一项所述的延时电路，其中所述第一传输元件输出信号的改变和所述第二传输元件输出信号的改变使得，在改变之后，所述第一传输元件输出信号和所述第二传输元件输出信号具有互补的逻辑电平。8.根据权利要求1至7中任一项所述的延时电路，其中所述输出电路设计成，使得当所述第一传输元件输出信号和反相的第二传输元件输出信号具有相同的逻辑电平时，所述输出电路切换。9.根据权利要求1至8中任一项所述的延时电路，其中所述输出电路具有反相器...

【专利技术属性】
技术研发人员：托马斯·屈内蒙德，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国,DE