半导体器件、其制造方法、集成电路及电子设备技术

技术编号:21144380 阅读:22 留言:0更新日期:2019-05-18 06:07
本发明专利技术公开了一种半导体器件、其制造方法、集成电路及电子设备,器件包括:衬底;有源区,该有源区包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层;绕沟道层的外周形成的栅堆叠;绕栅堆叠和有源区外周的中间介质层和第二导电层。本发明专利技术提供的器件和方法,用以解决现有技术中竖直型器件的性能有待提升的技术问题。提供了一种性能较优的半导体器件。

Semiconductor devices, their manufacturing methods, integrated circuits and electronic devices

【技术实现步骤摘要】
半导体器件、其制造方法、集成电路及电子设备
本公开内容涉及半导体领域,尤其涉及一种半导体器件、其制造方法、集成电路及电子设备。
技术介绍
在水平型器件中,源极、栅极和漏极沿大致平行于衬底表面的方向布置。这种水平布置的水平型器件不易进一步缩小其所占的面积。而竖直型器件,由于其源极、栅极和漏极沿大致垂直于衬底表面的方向布置,相对于水平型器件,更容易缩小面积,对增加集成电路的集成度和缩小器件所占面积有显著效果。故对于竖直型器件的各种性能的提升,具有重要的意义。
技术实现思路
本公开内容的目的至少部分在于,提供一种性能有提升和改进的半导体器件、其制造方法、包括这种半导体器件的集成电路及电子设备。第一方面,本公开内容的实施例提供了如下技术方案:一种半导体器件,包括:衬底;设置于衬底上的有源区,该有源区包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层;绕沟道层的外周形成的栅堆叠,栅堆叠包括栅介质层和栅导体层;绕栅堆叠和有源区外周的中间介质层和第二导电层。根据本公开的其他实施例,栅堆叠与中间介质层之间可以进一步包括第一导电层。第二方面,提供了一种制造半导体器件的方法,包括:在衬底上依次形成第一源/漏层、沟道层和第二源/漏层;在第一源/漏层、沟道层和第二源/漏层中限定该半导体器件的有源区,并绕沟道层的外周形成栅堆叠,栅堆叠包括栅介质层和栅导体层;在有源区和栅堆叠的外周依次形成中间介质层和第二导电层。根据本公开的其他实施例,在形成中间介质层之前,可以进一步包括形成第一导电层。第三方面,提供了一种集成电路,包括第一方面中的半导体器件。第四方面,提供了一种电子设备,包括第一方面中的半导体器件形成的集成电路。本申请实施例中提供的一个或多个技术方案,至少具有如下技术效果或优点:本申请实施例提供的半导体器件、其制造方法、集成电路及电子设备,在栅堆叠外设置中间介质层和第二导电层的结构,通过第二导电层尺寸设置能有效的调节半导体器件的负电容,提高器件性能。附图说明为了更清楚地说明本公开内容实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本公开内容的实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据提供的附图获得其他的附图。图1a为依据本公开一个或多个实施方式的半导体器件的结构图一;图1b为依据本公开一个或多个实施方式的半导体器件的结构图二;图2为依据本公开一个或多个实施方式的半导体器件的制造方法的流程图;图3为依据本公开一个或多个实施方式的半导体器件的工艺流程图一;图4为依据本公开一个或多个实施方式的半导体器件的工艺流程图二;图5a为依据本公开一个或多个实施方式的半导体器件的工艺流程图三;图5b为依据本公开一个或多个实施方式的半导体器件的工艺流程图四;图6为依据本公开一个或多个实施方式的半导体器件的工艺流程图五;图7a为依据本公开一个或多个实施方式的半导体器件的工艺流程图六;图7b为依据本公开一个或多个实施方式的半导体器件的工艺流程图七;图7c为依据本公开一个或多个实施方式的半导体器件的工艺流程图八;图8a为依据本公开一个或多个实施方式的半导体器件的工艺流程图九;图8b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十;图8c为依据本公开一个或多个实施方式的半导体器件的工艺流程图十一;图9a为依据本公开一个或多个实施方式的半导体器件的工艺流程图十二;图9b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十三;图10a为依据本公开一个或多个实施方式的半导体器件的工艺流程图十四;图10b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十五;图11a为依据本公开一个或多个实施方式的半导体器件的工艺流程图十六;图11b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十七;图12a为依据本公开一个或多个实施方式的半导体器件的工艺流程图十八;图12b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十九;图13a为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十;图13b为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十一;图14a为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十二;图14b为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十三;图14c为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十四。具体实施方式以下,将参照附图来描述本公开的实施例。但是应该理解,这些描述只是示例性的,而并非要限制本公开的范围。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的,其中为了清楚表达的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中,当将一层/元件称作位于另一层/元件“上”时,该层/元件可以直接位于该另一层/元件上,或者它们之间可以存在居中层/元件。另外,如果在一种朝向中一层/元件位于另一层/元件“上”,那么当调转朝向时,该层/元件可以位于该另一层/元件“下”。在本公开的上下文中,相似或者相同的部件可能会用相同或者相似的标号来表示。为了更好的理解上述技术方案,下面将结合具体的实施方式对上述技术方案进行详细说明,应当理解本公开内容实施例以及实施例中的具体特征是对本申请技术方案的详细的说明,而不是对本申请技术方案的限定,在不冲突的情况下,本申请实施例以及实施例中的技术特征可以相互组合。根据本公开的一个方面,提供了一种半导体器件,如图1a和图1b所示,(图1a是截面图,图1b是对应的俯视图,图1b中的AA’线示出了图1a截面的截取位置)包括:衬底1001;设置于衬底上的有源区,该有源区包括依次叠置在衬底上的第一源/漏层1002、沟道层1003和第二源/漏层1004;绕沟道层1004的外周形成的栅堆叠1005,栅堆叠包括栅介质层和栅导体层;栅堆叠外侧形成的中间介质层1007和第二导电层1008。根据本公开的另一方面,栅堆叠1005与中间介质层1007还可以包括第一导电层1006。第一导电层1006与栅导体层1005可以直接接触。需要说明的是,该半导体器件为竖直型半导体器件,具体可以是金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSEFT)或隧穿场效应晶体管(TunnelingFieldEffectTransistor,TFET)等,这些晶体管可以是逻辑器件也可以是存储器件。在一些实施方式中,衬底1001可以为硅衬底、锗衬底或III-V族化合物半导体衬底,在此不作限制。该半导体器件可以包括接触层1009,该接触层1009形成于第一源/漏层1002和衬底1001之间。接触层1009的掺杂极性与第一源/漏层1002的掺杂极性相同,可由原位掺杂外延或离子注入后退或形成,掺杂浓度约为1018-1021/本文档来自技高网...

【技术保护点】
1.一种半导体器件,包括:衬底;设置于衬底上的有源区,该有源区包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层;绕沟道层的外周形成的栅堆叠,栅堆叠包括栅介质层和栅导体层;绕栅堆叠和有源区外周的中间介质层和第二导电层。

【技术特征摘要】
1.一种半导体器件,包括:衬底;设置于衬底上的有源区,该有源区包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层;绕沟道层的外周形成的栅堆叠,栅堆叠包括栅介质层和栅导体层;绕栅堆叠和有源区外周的中间介质层和第二导电层。2.如权利要求1所述的半导体器件,其中,栅堆叠与中间介质层之间进一步包括第一导电层。3.如权利要求1或2所述的半导体器件,其中,中间介质层是负电容介质材料或铁电材料。4.如权利要求1或2所述的半导体器件,其中,第二导电层的尺寸用于确定栅导体层和第二导电层之间的负电容的数值。5.如权利要求2所述的半导体器件,其中,第一导电层环绕有源区和栅堆叠的侧面外周,该第一导电层与栅堆叠的栅电极呈导电连接,该第一导电层与有源区隔离。6.如权利要求5所述的半导体器件,其中,第一导电层与栅堆叠的栅电极形成浮栅。7.如权利要求6所述的半导体器件,其中,第二导电层的尺寸用于确定浮栅中存储电荷数目的最大值。8.如权利要求2所述的半导体器件,其中,中间介质层环绕覆盖该第一导电层,并隔离覆盖有源区的顶部。9.如权利要求1或2所述的半导体器件,其中,第二导电层环绕于中间介质层的侧面外周,该第二导电层的高度或面积根据该半导体器件的正电容来确定。10.如权利要求9所述的半导体器件,其中,该第二导电层的高度或面积根据下述条件确定:Cis=Cn*Cip/(Cn+Cip)<0或-|Cn|*Cip/(-|Cn|+Cip)<0,Cn为栅导体层和第二导电层之间的负电容,Cip为沟道层中反型层和栅堆叠之间的正电容,Cis为Cn与Cip串联之后的电容。11.如权利要求10所述的半导体器件,其中,该半导体器件是逻辑器件;中间介质层是负电容介质材料;该第二导电层的高度或面积还满足下述条件:Cs=Cis*Cc/(Cis+Cc)>=0或-|Cis|*Cc/(-|Cis|+Cc)>=0,Cc为沟道层和沟道层中反型层之间的正电容,Cs为Cis与Cc串联之后的电容。12.如权利要求10所述的半导体器件,其中,该半导体器件是铁电存储器件,中间介质层是铁电材料;该第二导电层的高度或面积还满足下述条件:Cs=Cis*Cc/(Cis+Cc)<0或-|Cis|*Cc/(-|Cis|+Cc)<0,Cc为沟道层和沟道层中反型层之间的正电容,Cs为Cis与Cc串联之后的电容。13.如权利要求1或2所述的半导体器件,其中,该半导体器件是闪存器件。14.如权利要求13所述的半导体器件,该第二导电层的高度或面积根据器件的可靠性、耐用性或数据保存时间(DataRetentionTime)来确定。15.如权利要求1或2所述的半导体器件,其中,第二导电层还包括接触部,该接触部从中间介质层的侧面外周延伸至中间介质层的顶部。16.如权利要求2所述的半导体器件,其中,第一导电层和第二导电层的材料包括:氮化钛或金属。17.如权利要求2所述的半导体器件,其中,第一导电层的材料至少和组成栅堆叠的金属材料之一相同。18.如权利要求1或2所述的半导体器件,其中,沟道层的外周相对于第一、第二源/漏层的外周凸出。19.如权利要求1或2所述的半导体器件,其中,沟道层包括SiGe、Si:C、Ge或III-V族化合物半导体材料。20.如权利要求1或2所述的半导体器件,其中,如果该半导体器件为P型器件,第一和第二源/漏层均为P型掺杂;如果该半导体器件为N型器件,第一和第二源/漏层均为N型掺杂;如果该半导体器件为隧穿场效应晶体管,第一源/漏层与第二源/漏层为相反类型的掺杂。21.如权利要求1或2所述的半导体器件,还包括:外延层,位于第一源/漏层和衬底之间。22.如权利要求1或2所述的半导体器件,还包括:介质层,该介质层包覆有源区的侧面和顶部,隔离有源区和第一导电层,并隔离有源区和中间介质层。23.如权利要求1或2述的半导体器件,还包括介质层,该介质层包覆有源区的侧面和顶部,第一栅堆叠延伸到所述介质层的外侧壁上。24.如权利要求23所述的半导体器件,还包括:...

【专利技术属性】
技术研发人员:朱慧珑黄伟兴贾昆鹏
申请(专利权)人:中国科学院微电子研究所
类型:发明
国别省市:北京,11

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