三维半导体存储器件制造技术

本发明专利技术公开一种三维半导体存储器件，该三维半导体存储器件包括：电极结构，包括交替地堆叠在基板上的栅电极和绝缘层；半导体图案，在基本上垂直于基板的顶表面的第一方向上延伸并穿过电极结构；隧道绝缘层，设置在半导体图案和电极结构之间；阻挡绝缘层，设置在隧道绝缘层和电极结构之间；以及电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。电荷存储层包括具有第一能带隙的多个第一电荷捕获层以及具有大于第一能带隙的第二能带隙的第二电荷捕获层。第一电荷捕获层嵌入在栅电极和半导体图案之间的第二电荷捕获层中。

【技术实现步骤摘要】
三维半导体存储器件
本专利技术构思的示范性实施方式涉及三维半导体存储器件，更具体地，涉及具有改善的可靠性和提高的集成度的三维半导体存储器件。
技术介绍
半导体器件的更高的集成是有助于满足消费者对与包括半导体器件的产品相关的优异性能和低廉价格的需求的重要因素。在二维或平面半导体器件的情况下，由于它们的集成主要由单位存储单元占据的面积决定，所以集成大大地受精细图案形成技术的水平影响。然而，提高图案精细度所需的昂贵的工艺设备对提高二维或平面半导体器件的集成设置了实际的限制。为了克服这样的限制，近来已经提出了包括三维布置的存储单元的三维半导体存储器件。
技术实现思路
本专利技术构思的示范性实施方式提供具有提高的可靠性和增大的集成度的三维半导体存储器件。根据本专利技术构思的示范性实施方式，一种三维半导体存储器件包括：电极结构，包括交替地堆叠在基板上的多个栅电极和多个绝缘层；半导体图案，在基本上垂直于基板的顶表面的第一方向延伸上并穿过电极结构；隧道绝缘层，设置在半导体图案和电极结构之间；阻挡绝缘层，设置在隧道绝缘层和电极结构之间；以及电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。电荷存储层包括第二电荷捕获层和多个第一电荷捕获层，每个第一电荷捕获层具有第一能带隙，第二电荷捕获层具有比第一能带隙大的第二能带隙。第一电荷捕获层嵌入在栅电极和半导体图案之间的第二电荷捕获层中。根据本专利技术构思的示范性实施方式，一种三维半导体存储器件包括电极结构，该电极结构包括交替地堆叠在基板上的多个栅电极和多个绝缘层。电极结构的侧表面在对应于栅电极的区域中凹陷以限定多个凹陷区域。该三维半导体存储器件还包括：半导体图案，在基本上垂直于基板的顶表面的第一方向上延伸并与电极结构的侧表面交叉；多个第一电荷捕获层，分别设置在电极结构的凹陷区域中并围绕半导体图案；隧道绝缘层，设置在第一电荷捕获层和半导体图案之间；阻挡绝缘层，设置在第一电荷捕获层和电极结构之间；以及第二电荷捕获层。第二电荷捕获层在阻挡绝缘层和第一电荷捕获层之间以及在隧道绝缘层和第一电荷捕获层之间连续地延伸。第一电荷捕获层由具有第一能带隙的材料形成，第二电荷捕获层由具有比第一能带隙大的第二能带隙的材料形成。根据本专利技术构思的示范性实施方式，一种三维半导体存储器件包括：电极结构，包括交替地堆叠在基板上的多个栅电极和多个绝缘层；半导体图案，在基本上垂直于基板的顶表面的第一方向上延伸并穿过电极结构；隧道绝缘层，设置在半导体图案和电极结构之间；阻挡绝缘层，设置在隧道绝缘层和电极结构之间；以及电荷存储层，设置在阻挡绝缘层和隧道绝缘层之间。电荷存储层在与栅电极相邻的第一区域中具有第一厚度并且在与绝缘层相邻的第二区域中具有小于第一厚度的第二厚度。电荷存储层包括第二电荷捕获层和分别设置在第一区域中的多个第一电荷捕获层。第一电荷捕获层具有第一能带隙，第二电荷捕获层具有大于第一能带隙的第二能带隙。根据本专利技术构思的示范性实施方式，一种三维半导体存储器件的电荷存储层包括具有第一能带隙的多个第一电荷捕获层以及具有大于第一能带隙的第二能带隙的第二电荷捕获层。第一电荷捕获层嵌入在三维半导体存储器件的栅电极与三维半导体存储器件的半导体图案之间的第二电荷捕获层中。附图说明通过参照附图详细描述本专利技术构思的示范性实施方式，本专利技术构思的示范性实施方式将变得更加明显，附图中：图1是示出根据本专利技术构思的示范性实施方式的三维半导体存储器件的单元阵列的电路图。图2是示出根据本专利技术构思的示范性实施方式的三维半导体存储器件的单元阵列的平面图。图3和图4是示出根据本专利技术构思的示范性实施方式的三维半导体存储器件的沿着图2的线I-I'截取的剖视图。图5A和图5B是示出根据本专利技术构思的示范性实施方式的三维半导体存储器件的数据存储结构的图。图6A和图6B是示出根据本专利技术构思的示范性实施方式的三维半导体存储器件的能带结构的平带图。图7A和图7B是涉及用于描述根据本专利技术构思的示范性实施方式的三维半导体存储器件的电荷保持特性的能带图。图8是示出根据本专利技术构思的示范性实施方式的三维半导体存储器件的剖视图。图9A至图9H是示出根据本专利技术构思的示范性实施方式的三维半导体存储器件的一部分(例如图3、图4或图8的部分A)的剖视图。图10至图15是沿着图2的线I-I'截取的剖视图，示出根据本专利技术构思的示范性实施方式的制造三维半导体存储器件的方法。图16至图20是示出根据本专利技术构思的示范性实施方式的形成三维半导体存储器件的垂直结构的方法的剖视图。具体实施方式在下文，将参照附图更充分地描述本专利技术构思的示范性实施方式。在整个附图中，相同的附图标记可以指代相同的元件。为了便于描述，这里可以使用空间关系术语诸如“在……之下”、“在……下面”、“下”、“在……下方”、“在……之上”、“上”等来描述如附图所示的一个元件或特征与另一个(些)元件或特征的关系。将理解，除了附图所描绘的取向之外，空间关系术语旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下方”或“下面”或“之下”的元件将会取向为在其它元件或特征“之上”。因此，示范性术语“在……下面”和“在……之下”可以涵盖之上和之下两种取向。将理解，当一部件诸如膜、区域、层或元件被称为“在”另一部件上、“连接到”、“联接到”或“邻近于”另一部件时，它可以直接在该另一部件上、直接连接、联接或邻近于该另一部件，或者可以存在居间部件。还将理解，当一部件被称为在两个部件“之间”时，它可以是这两个部件之间的唯一部件，或者也可以存在一个或更多个居间部件。还将理解，当一部件被称为“覆盖”另一部件时，它可以是覆盖该另一部件的唯一部件，或者一个或更多个居间部件也可以覆盖该另一部件。将理解，在这里使用术语“第一”、“第二”、“第三”等以将一个元件与另一个区分开，并且元件不受这些术语限制。因此，一示范性实施方式中的“第一”元件可以在另一示范性实施方式中被描述为“第二”元件。如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外明确地指示。将理解，当两个部件或方向被描述为基本上彼此平行或彼此垂直地延伸时，该两个部件或方向彼此精确地平行或垂直地延伸，或者在测量误差内彼此大致平行或垂直地延伸，如本领域普通技术人员将理解的。图1是示出根据本专利技术构思的示范性实施方式的三维半导体存储器件的单元阵列的电路图。参照图1，在示范性实施方式中，三维半导体存储器件的单元阵列包括公共源极线CSL、多条位线BL0-BL2以及设置在公共源极线CSL和位线BL0-BL2之间的多个单元串CSTR。单元串CSTR设置在基本上平行于第一方向D1和第二方向D2的平面上，在第三方向D3上延伸。位线BL0-BL2在第一方向D1上彼此间隔开并且在第二方向D2上延伸。多个单元串CSTR基本上并联连接到位线BL0-BL2中的每条。所述多个单元串CSTR共同地连接到公共源极线CSL。例如，所述多个单元串CSTR设置在位线BL0-BL2和公共源极线CSL之间。多条公共源极线CSL可以二维地布置。相同的电压可以被施加到公共源极线CSL，或者公共源极线CSL可以被独立地控制。在示范性实施方式中，每个单元串CSTR包括串联连接的串选择晶体管SST本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器件，包括：电极结构，包括多个栅电极和多个绝缘层，其中所述栅电极和所述绝缘层交替地堆叠在基板上；半导体图案，在基本上垂直于所述基板的顶表面的第一方向上延伸并穿过所述电极结构；隧道绝缘层，设置在所述半导体图案和所述电极结构之间；阻挡绝缘层，设置在所述隧道绝缘层和所述电极结构之间；以及电荷存储层，设置在所述阻挡绝缘层和所述隧道绝缘层之间，其中所述电荷存储层包括：多个第一电荷捕获层，具有第一能带隙；和第二电荷捕获层，具有大于所述第一能带隙的第二能带隙，其中所述第一电荷捕获层嵌入在所述栅电极和所述半导体图案之间的所述第二电荷捕获层中。

【技术特征摘要】
2017.11.09 KR 10-2017-01489531.一种三维半导体存储器件，包括：电极结构，包括多个栅电极和多个绝缘层，其中所述栅电极和所述绝缘层交替地堆叠在基板上；半导体图案，在基本上垂直于所述基板的顶表面的第一方向上延伸并穿过所述电极结构；隧道绝缘层，设置在所述半导体图案和所述电极结构之间；阻挡绝缘层，设置在所述隧道绝缘层和所述电极结构之间；以及电荷存储层，设置在所述阻挡绝缘层和所述隧道绝缘层之间，其中所述电荷存储层包括：多个第一电荷捕获层，具有第一能带隙；和第二电荷捕获层，具有大于所述第一能带隙的第二能带隙，其中所述第一电荷捕获层嵌入在所述栅电极和所述半导体图案之间的所述第二电荷捕获层中。2.根据权利要求1所述的三维半导体存储器件，其中所述绝缘层的侧表面与所述半导体图案的侧表面在基本上平行于所述基板的所述顶表面的第二方向上间隔开第一距离，以及所述栅电极的侧表面在所述第二方向上与所述半导体图案的所述侧表面间隔开第二距离，其中所述第二距离大于所述第一距离。3.根据权利要求2所述的三维半导体存储器件，其中所述电荷存储层在所述第二方向上在所述栅电极和所述半导体图案之间具有第一厚度，并且在所述第二方向上在所述绝缘层和所述半导体图案之间具有第二厚度，其中所述第二厚度小于所述第一厚度。4.根据权利要求2所述的三维半导体存储器件，其中所述第一电荷捕获层的每个在所述第二方向上比所述第二电荷捕获层厚。5.根据权利要求1所述的三维半导体存储器件，其中所述第一电荷捕获层的每个围绕所述半导体图案的一部分。6.根据权利要求1所述的三维半导体存储器件，其中所述第二电荷捕获层的所述第二能带隙小于所述隧道绝缘层的第三能带隙。7.根据权利要求1所述的三维半导体存储器件，其中所述第一电荷捕获层具有第一导带能级，所述第二电荷捕获层具有第二导带能级，以及所述隧道绝缘层具有第三导带能级，其中所述第一导带能级和所述第二导带能级之差大于所述第二导带能级和所述第三导带能级之差。8.根据权利要求1所述的三维半导体存储器件，其中所述第二电荷捕获层设置在所述第一电荷捕获层和所述阻挡绝缘层之间，所述第二电荷捕获层设置在所述第一电荷捕获层和所述隧道绝缘层之间，并且所述第二电荷捕获层覆盖所述第一电荷捕获层的顶表面和底表面。9.根据权利要求1所述的三维半导体存储器件，其中所述第二电荷捕获层设置在所述栅电极和所述半导体图案之间，并且所述第二电荷捕获层设置在所述绝缘层和所述半导体图案之间。10.根据权利要求1所述的三维半导体存储器件，其中所述阻挡绝缘层和所述隧道绝缘层在所述第一方向上延伸，并且所述阻挡绝缘层在所述绝缘层和所述半导体图案之间的区域中接触所述隧道绝缘层。11.根据权利要求1所述的三维半导体存储器件，其中所述第一电荷捕获层包括多晶硅、锗(Ge)、钨(W)、镍(Ni)或铂(Pt)，所述第二电荷捕获层包括硅氮化物或硅氮氧化物。12.一种三维半导体存储器件，包括：电极结构，包括多个栅电极和多个绝缘层，其中所述栅电极和所述绝缘层交替地堆叠在基板上，所述电极结构的侧表面在与所述栅电极对应的区域中凹陷以限定多个凹陷区域；半导体图案，在基本上垂直于所述基板的顶表面的第一方向上延伸并与所述电极结构的所述侧表面交叉；多个第一电荷捕获层，分别设置在所述电极结构的所述凹陷区域中，其中所述第一电荷捕获层围绕所述半导体图案；隧道绝缘层，设置在所述第一电荷捕获层和所述半导体图案之间；阻...

【专利技术属性】
技术研发人员：李炅奂，金容锡，金柄宅，金泰勋，徐东均，林浚熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR