半导体器件制造技术

一种半导体器件包括：基板，包括有源图案；器件隔离层，填充一对相邻的有源图案之间的沟槽；栅极电极，在有源图案上；以及栅极接触，在栅极电极上。每个有源图案包括在栅极电极的相反两侧的源极/漏极图案。栅极接触包括第一部分以及第二部分，第一部分与栅极电极竖直地交叠，第二部分从第一部分横向地延伸以使得第二部分与器件隔离层竖直交叠而不与栅极电极竖直交叠。第二部分的底表面相对于第一部分的底表面在基板的远端。第二部分的底表面相对于邻近第二部分的源极/漏极图案的顶部在基板的远端。

【技术实现步骤摘要】
半导体器件
本专利技术构思的示例实施方式涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件及其制造方法。
技术介绍
半导体器件由于其小尺寸、多功能特性和/或低制造成本而被广泛用于电子产业。半导体器件可以分为存储逻辑数据的半导体存储器件、处理逻辑数据的半导体逻辑器件、以及既具有半导体存储器件的功能又具有半导体逻辑器件的功能的混合式半导体器件中的任何一种。随着电子产业的发展，日益需要具有优良特性的半导体器件。例如，越来越多地需要高可靠、高速和/或多功能的半导体器件。为了满足这些需求，半导体器件已经被高度地集成，且半导体器件的结构越来越麻烦。
技术实现思路
本专利技术构思的示例实施方式可以提供一种包括场效应晶体管的半导体器件，其能够提高可靠性。在一些示例实施方式中，一种半导体器件可以包括：基板，包括多个有源图案；器件隔离层，填充所述多个有源图案中的一对相邻有源图案之间的沟槽；栅极电极，在所述多个有源图案上；以及栅极接触，在栅极电极上。所述多个有源图案中的每个有源图案可以包括在栅极电极的相反两侧的每侧的分离的源极/漏极图案。栅极接触可以包括第一部分和第二部分，第一部分与栅极电极竖直地交叠，第二部分从第一部分横向地延伸以使得第二部分与器件隔离层竖直交叠而不与栅极电极竖直交叠。第二部分的底表面可以相对于第一部分的底表面在基板的远端，第二部分的底表面可以相对于所述多个源极/漏极图案中的邻近第二部分的源极/漏极图案的顶部在基板的远端。在一些示例实施方式中，一种半导体器件可以包括：基板，包括在第一方向上延伸的有源图案；在基板上的器件隔离层，从而器件隔离层限定有源图案的至少一个边界；在器件隔离层上的栅极电极，栅极电极交叉有源图案，栅极电极在第二方向上延伸；以及栅极接触，在栅极电极上。有源图案可以包括在栅极电极的一侧的源极/漏极图案。栅极接触可以包括第一部分和第二部分，第一部分与栅极电极竖直地交叠，第二部分在第一方向上从第一部分延伸。第二部分的底表面可以相对于第一部分的底表面在基板的远端，源极/漏极图案的至少一部分可以与第二部分竖直地交叠。在一些示例实施方式中，一种半导体器件可以包括：在基板上的静态随机存取存储器(SRAM)单元。该SRAM单元可以包括第一和第二存取晶体管、第一和第二上拉晶体管以及第一和第二下拉晶体管。第一存取晶体管的栅极电极可以通过栅极接触和在栅极接触上的通路电连接到字线。栅极接触可以包括与栅极电极竖直地交叠的第一部分以及从第一部分横向地延伸的第二部分。通路可以在第二部分上，并且第二部分的底表面可以相对于第一部分的底表面在基板的远端。附图说明鉴于附图以及伴随的详细说明，本专利技术构思将变得更明显。图1是根据本专利技术构思的一些示例实施方式的静态随机存取存储器(SRAM)单元的等效电路图。图2是示出根据本专利技术构思的一些示例实施方式的半导体器件的平面图。图3A至图3D分别是沿图2的线A-A'、B-B'、C-C'和D-D'截取的剖视图。图4是沿图2的线A-A'截取的剖视图，用于示出根据本专利技术构思的一些示例实施方式的半导体器件。图5、图7和图9是示出根据本专利技术构思的一些示例实施方式的制造半导体器件的方法的平面图。图6、图8A和图10A分别是沿图5、图7和图9的线A-A'截取的剖视图。图8B和图10B分别是沿图7和图9的线B-B'截取的剖视图。图8C和图10C分别是沿图7和图9的线C-C'截取的剖视图。图10D是沿图9的线D-D'截取的剖视图。图11和图12是沿图9的线A-A'截取的剖视图，用于示出根据本专利技术构思的一些示例实施方式的形成栅极接触的方法。图13是示出根据本专利技术构思的一些示例实施方式的半导体器件的平面图。图14A至图14C分别是沿图13的线A-A'、B-B'和C-C'截取的剖视图。图15是沿图13的线A-A'截取的剖视图，用于示出根据本专利技术构思的一些示例实施方式的半导体器件。具体实施方式图1是根据本专利技术构思的一些示例实施方式的静态随机存取存储器(SRAM)单元的等效电路图。参考图1，根据本专利技术构思的一些示例实施方式的SRAM单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一和第二上拉晶体管TU1和TU2可以是PMOS晶体管。第一和第二下拉晶体管TD1和TD2以及第一和第二存取晶体管TA1和TA2可以是NMOS晶体管。第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极可以连接到第一节点N1。第一上拉晶体管TU1的第二源极/漏极可以连接到电源线VDD，第一下拉晶体管TD1的第二源极/漏极可以连接到地线VSS。第一上拉晶体管TU1的栅极可以电连接到第一下拉晶体管TD1的栅极。第一上拉晶体管TU1和第一下拉晶体管TD1可以组成第一反相器。第一上拉晶体管TU1和第一下拉晶体管TD1的彼此连接的栅极可以对应于第一反相器的输入端子，第一节点N1可以对应于第一反相器的输出端子。第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可以连接到第二节点N2。第二上拉晶体管TU2的第二源极/漏极可以连接到电源线VDD，第二下拉晶体管TD2的第二源极/漏极可以连接到地线VSS。第二上拉晶体管TU2的栅极可以电连接到第二下拉晶体管TD2的栅极。因而，第二上拉晶体管TU2和第二下拉晶体管TD2可以组成第二反相器。第二上拉晶体管TU2和第二下拉晶体管TD2的彼此连接的栅极可以对应于第二反相器的输入端子，第二节点N2可以对应于第二反相器的输出端子。第一和第二反相器可以彼此联接以组成闩锁结构。换言之，第一上拉晶体管TU1和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。第一存取晶体管TA1的第一源极/漏极可以连接到第一节点N1，第一存取晶体管TA1的第二源极/漏极可以连接到第一位线BL1。第二存取晶体管TA2的第一源极/漏极可以连接到第二节点N2，第二存取晶体管TA2的第二源极/漏极可以连接到第二位线BL2。第一和第二存取晶体管TA1和TA2的栅极可以通过如下面进一步描述的栅极接触GC和在栅极接触上的通路V2(下面也被进一步描述)电连接到字线WL。因而，可以实现根据本专利技术构思的一些示例实施方式的SRAM单元。图2示出根据本专利技术构思的一些示例实施方式的半导体器件的平面图。图3A至图3D分别是沿图2的线A-A'、B-B'、C-C'和D-D'截取的剖视图。参考图2和图3A至图3D，SRAM单元CE1至CE4可以提供在基板100上。SRAM单元CE1至CE4可以包括在第一方向D1和第二方向D2上二维地布置的第一至第四SRAM单元CE1至CE4。第一至第四SRAM单元CE1至CE4可以具有镜像对称结构。第一至第四SRAM单元CE1至CE4的每个可以具有参考图1描述的SRAM单元的电路。详细地，器件隔离层ST可以提供在基板100上。器件隔离层ST可以限定第一有源图案AP1和第二有源图案AP2(总起来说，多个有源图案)的至少一个边界。基板100可以是包括硅、锗或硅锗的半导体基板，或可以是化合物半导体基板。器件隔离层ST可以包括诸如硅本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：基板，包括多个有源图案；器件隔离层，填充所述多个有源图案中的一对相邻有源图案之间的沟槽；栅极电极，在所述多个有源图案上；以及栅极接触，在所述栅极电极上，其中所述多个有源图案中的每个有源图案包括在所述栅极电极的相反两侧的每侧的分离的源极/漏极图案，其中所述栅极接触包括第一部分，与所述栅极电极竖直地交叠；以及第二部分，从所述第一部分横向地延伸以使得所述第二部分与所述器件隔离层竖直交叠而不与所述栅极电极竖直交叠，其中所述第二部分的底表面相对于所述第一部分的底表面在所述基板的远端，其中所述第二部分的所述底表面相对于所述多个源极/漏极图案中的邻近所述第二部分的源极/漏极图案的顶部在所述基板的远端。

【技术特征摘要】
2017.11.10 KR 10-2017-01492801.一种半导体器件，包括：基板，包括多个有源图案；器件隔离层，填充所述多个有源图案中的一对相邻有源图案之间的沟槽；栅极电极，在所述多个有源图案上；以及栅极接触，在所述栅极电极上，其中所述多个有源图案中的每个有源图案包括在所述栅极电极的相反两侧的每侧的分离的源极/漏极图案，其中所述栅极接触包括第一部分，与所述栅极电极竖直地交叠；以及第二部分，从所述第一部分横向地延伸以使得所述第二部分与所述器件隔离层竖直交叠而不与所述栅极电极竖直交叠，其中所述第二部分的底表面相对于所述第一部分的底表面在所述基板的远端，其中所述第二部分的所述底表面相对于所述多个源极/漏极图案中的邻近所述第二部分的源极/漏极图案的顶部在所述基板的远端。2.根据权利要求1所述的半导体器件，其中邻近所述第二部分的所述源极/漏极图案的至少一部分与所述第二部分竖直地交叠。3.根据权利要求1所述的半导体器件，还包括：覆盖所述多个源极/漏极图案的层间绝缘层，其中所述多个有源图案在第一方向上延伸，其中所述栅极电极在第二方向上延伸，所述第二方向交叉所述第一方向，其中所述层间绝缘层在沿所述第二方向彼此邻近的源极/漏极图案之间，其中所述第二部分在所述层间绝缘层上。4.根据权利要求1所述的半导体器件，其中所述栅极接触的底表面在所述第一部分和所述第二部分之间的边界处具有台阶轮廊。5.根据权利要求1所述的半导体器件，其中所述第二部分的竖直厚度与从所述第一部分起的水平距离成反比。6.根据权利要求1所述的半导体器件，还包括：通路，在所述第二部分上；以及字线，通过所述通路电连接到所述栅极接触，其中所述有源图案和所述栅极电极包括静态随机存取存储器(SRAM)单元的存储晶体管。7.根据权利要求1所述的半导体器件，其中还包括：在所述多个有源图案上的多个栅极电极，所述多个栅极电极包括所述栅极电极，其中所述栅极接触经由与相邻的栅极电极竖直交叠的分离的相应的第一部分而共同连接到所述多个栅极电极中的所述相邻的栅极电极，以及其中所述栅极接触的所述第二部分在所述第一部分之间。8.根据权利要求7所述的半导体器件，其中所述多个有源图案包括在所述基板的PMOSFET区上的第一有源图案，以及在所述基板的NMOSFET区上的第二有源图案，其中所述栅极接触在所述器件隔离层上且在所述PMOSFET区和所述NMOSFET区之间。9.根据权利要求1所述的半导体器件，还包括：在所述多个源极/漏极图案中的分离的相应的源极/漏极图案上的多个有源接触，其中所述有源接触的顶表面与所述栅极接触的顶表面基本上共面。10.根据权利要求1所述的半导体器件，其中所述多个有源图案的上部分具有从所述器件隔离层竖直地突出的鳍形状，以及所述多个源极/漏极图案包括在所述多个有源图案的所述上部分中的外延图案。11.一种半导体器件，包括：基...

【专利技术属性】
技术研发人员：裵德汉，罗炫旭，李炯宗，朴柱勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR