通孔结构及其形成方法技术

一种方法包括提供具有导电柱的衬底、位于导电柱上方的介电层和位于介电层上方的多个牺牲块，从顶视图中多个牺牲块围绕导电柱；沉积覆盖多个牺牲块的牺牲层，牺牲层具有正位于导电柱之上的凹槽；在牺牲层上方沉积硬掩模层；从凹槽的底部去除硬掩模层的部分，使用硬掩模层作为蚀刻掩模来蚀刻凹槽的底部，从而暴露导电柱的顶面；并且在凹槽内形成导电材料，导电材料与导电柱的顶面物理接触。本发明专利技术的实施例还涉及通孔结构及其形成方法。

【技术实现步骤摘要】
通孔结构及其形成方法
本专利技术的实施例涉及通孔结构及其形成方法。
技术介绍
半导体集成电路(IC)产业经历了指数增长。IC材料和设计上的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(即单位芯片面积上互连器件的数量)通常增大，而几何尺寸(即，使用制造工艺可以创建的最小的组件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中的类似的发展。例如，相变存储器在电流通过加热元件的情况下工作，以快速加热并将相变材料淬火成非晶态或结晶态，并且通常希望制造尽可能小的加热元件。在一些实施例中，诸如由氮化钛(TiN)制成的通孔的紧凑的加热元件与相变材料物理接触，由于其较小的尺寸有助于减小相变存储器的形状因数，并且由于其较高的加热效率还增加了相变存储器的速度。然而，随着半导体技术进行至较小的几何形状，不限于相变存储器，用于通孔图案化的传统的光刻胶方法受到光刻胶组分的分辨率和成分的限制，其中，光刻胶组分可能遭受光刻胶浮渣和不良的临界尺寸均匀性(CDU)问题。因此，尽管形成通孔的现有方法通常能够满足它们的预期目的，但它们还没有在各个方面都完全令人满意。
技术实现思路
本专利技术的实施例提供了一种形成半导体器件的方法，包括：提供具有导电柱的衬底、位于所述导电柱上方的介电层以及位于所述介电层上方的多个牺牲块，从顶视图中，所述多个牺牲块围绕所述导电柱；沉积覆盖所述多个牺牲块的牺牲层，所述牺牲层具有正位于所述导电柱之上的凹槽；在所述牺牲层上方沉积硬掩模层；从所述凹槽的底部去除所述硬掩模层的部分；使用所述硬掩模层作为蚀刻掩模来蚀刻所述凹槽的底部，从而暴露所述导电柱的顶面；以及在所述凹槽内形成导电材料，所述导电材料与所述导电柱的顶面物理接触。本专利技术的另一实施例提供了一种形成半导体器件的方法，包括：提供具有底部电极的半导体衬底；在所述半导体衬底之上形成化学机械平坦化(CMP)停止层；在所述化学机械平坦化停止层之上形成第一牺牲层；图案化所述第一牺牲层以形成从顶视图中围绕所述底部电极的多个牺牲块；在所述多个牺牲块上方沉积第二牺牲层，其中，所述第二牺牲层具有正位于所述底部电极之上的凹槽；从所述凹槽的底部去除所述第二牺牲层的部分，从而在所述凹槽的底部处暴露所述化学机械平坦化停止层；通过所述凹槽的底部蚀刻所述化学机械平坦化停止层，从而在所述化学机械平坦化停止层中形成通孔；以及用导电材料填充所述通孔，其中，所述导电材料与所述底部电极物理接触。本专利技术的又一实施例提供了一种半导体器件，包括：衬底；底部电极，位于所述衬底中；介电层，位于所述底部电极之上；导电通孔，穿过所述介电层，所述导电通孔与所述底部电极物理接触并且具有小于1.0的宽高比；硫族化物玻璃层，位于所述导电通孔上之上；以及顶部电极，位于所述硫族化物玻璃层之上。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1是根据一些实施例的具有相变随机存取存储器(PCRAM)单元的半导体器件的截面图。图2A和图2B示出根据本专利技术的各个方面的形成具有PCRAM单元的半导体器件的方法的流程图。图3、图4、图5A、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是根据一些实施例的具有根据图2A和图2B中的方法构造的PCRAM单元的半导体器件的截面图。图5B至图5D示出根据一些实施例的半导体器件的PCRAM单元的顶视图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，当用“约”、“近似”等描述数字或数字范围时，除非另有说明，否则该术语旨在包括在所述数字的+/-10％范围内的数字。例如，术语“约5nm”包括从4.5nm至5.5nm的尺寸范围。本专利技术通常涉及半导体器件中的通孔结构及其形成方法。更特别地，本专利技术涉及提供作为相变存储器单元中的加热元件的底部通孔的方法和结构。相变存储器也称为相变随机存取存储器(PCRAM)，其是非易失性存储器的一种类型，其中，在一些实施例中，诸如硫族化物半导体的相变材料用于存储状态。例如，通过流过产生热量的加热元件的电流，相变材料中的功能区的状态在结晶态和非晶态之间切换。在结晶态中，相变材料具有低电阻率，而在非晶态中具有高电阻率。相变材料在结晶态和非晶态两者中的特定温度范围内是稳定的，并且可以通过热激发在两个状态之间来回切换。非晶态和结晶态中的相变材料的电阻率比通常大于1000，并且然后使用功能区的状态来表示存储的数据。例如，如果功能区处于结晶态，则在热激发之后，所存储的数据是低逻辑电平(例如，低)。如果功能区处于非晶态，则所存储的数据是高逻辑电平(例如，高)。PCRAM具有包括高速、低功率、非易失性、高密度和低成本的多个操作和工程优势。例如，PCRAM器件是非易失性的，并且可以快速写入，例如，在小于约50纳秒内。PCRAM单元可以具有高密度并且与CMOS逻辑兼容并且通常可以以比其他类型的存储器单元更低的成本进行生产。图1示出根据实施例的具有PCRAM单元的半导体器件100的截面图。半导体器件100包括衬底102(在图1中部分示出)。衬底102可以是由诸如硅、硅锗、砷化镓等的半导体材料形成的半导体衬底，并且可以是块块状衬底或绝缘体上半导体衬底。半导体器件100包括将要形成一个或多个PCRAM单元106的PCRAM区104a和可以是逻辑电路区的外围区104b，其中，该逻辑电路区包括但不限于PCRAM单元的控制电路。衬底102包括一个或多个导电柱108a和108b。导电柱108a和108b可以由钨(W)、铝(Al)、铜(Cu)、AlCu和/或其他合适的导电材料形成。形成导电柱108a和108b可以包括单镶嵌工艺或双镶嵌工艺。在又一实施例中，导电柱108a和108b由多晶硅和/或其他合适的材料制成。在一些实施例中，导电柱108a和108b是形成在层间介电(ILD)层中的接触插塞，用于访问形成在衬底102的下层中的晶体管(未示出)的源极/漏极区和/或本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：提供具有导电柱的衬底、位于所述导电柱上方的介电层以及位于所述介电层上方的多个牺牲块，从顶视图中，所述多个牺牲块围绕所述导电柱；沉积覆盖所述多个牺牲块的牺牲层，所述牺牲层具有正位于所述导电柱之上的凹槽；在所述牺牲层上方沉积硬掩模层；从所述凹槽的底部去除所述硬掩模层的部分；使用所述硬掩模层作为蚀刻掩模来蚀刻所述凹槽的底部，从而暴露所述导电柱的顶面；以及在所述凹槽内形成导电材料，所述导电材料与所述导电柱的顶面物理接触。

【技术特征摘要】
2017.11.09 US 62/583,866;2018.01.31 US 15/884,5051.一种形成半导体器件的方法，包括：提供具有导电柱的衬底、位于所述导电柱上方的介电层以及位于所述介电层上方的多个牺牲块，从顶视图中，所述多个牺牲块围绕所述导电柱；沉积覆盖所述多个牺牲块的牺牲层，所述牺牲层具有正位于所述导电柱之上的凹槽；在所述牺牲层上方沉积硬掩模层；从所述凹槽的底部去除所述硬掩模层的部分；使用所述硬掩模层作为蚀刻掩模来蚀刻所述凹槽的底部，从而暴露所述导电柱的顶面；以及在所述凹槽内形成导电材料，所述导电材料与所述导电柱的顶面物理接触。2.根据权利要求1所述的方法，其中，所述多个牺牲块中的每个具有圆柱形状。3.根据权利要求2所述的方法，其中，所述牺牲层包括与所述多个牺牲块相同的材料组成。4.根据权利要求2所述的方法，其中，所述牺牲层和所述多个牺牲块包括不同的材料组成。5.根据权利要求1所述的方法，其中，所述多个牺牲块由四个牺牲块构成。6.根据权利要求1所述的方法，其中，沉积所述硬掩模层包括实施化学汽相沉积(...

【专利技术属性】
技术研发人员：黄伟杰，陈界璋，许峰嘉，徐晨祐，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71