半导体结构以及用于制作半导体结构的方法技术

技术编号:21144220 阅读:15 留言:0更新日期:2019-05-18 06:04
一种半导体结构以及用于制作半导体结构的方法。所述方法包含:接纳包含第一区和第二区的衬底;形成图案化硬掩模,所述图案化硬掩模包含暴露所述第一区的部分的第一开口和暴露所述第二区的部分的第二开口;在所述第一区中形成第一沟槽且在所述第二区中形成第二沟槽;对所述图案化硬掩模在所述第一区域中的部分和所述衬底从所述第一沟槽暴露的部分执行离子植入;扩大所述第一开口以形成第三开口且扩大所述第二开口以形成第四开口;和通过填充所述第一沟槽形成第一隔离结构且通过填充所述第二沟槽形成第二隔离结构。

Semiconductor structures and methods for fabricating semiconductor structures

【技术实现步骤摘要】
半导体结构以及用于制作半导体结构的方法
本专利技术实施例涉及包含隔离结构的半导体结构和其制作方法。
技术介绍
在当今集成电路产业中,成百上千个半导体设备建置于单个芯片上。所述芯片上的每个设备必须经电隔离以确保其在不彼此干扰的情况下独立操作。隔离半导体设备的技术已成为用于分离不同设备或不同功能区的现代半导体技术的重要方面。在半导体设备高度集成的情况下,设备中的不当电隔离将引起电流泄漏,且电流泄漏可消耗大量电力并损及功能性。在功能性降低的一些实例中包含闩锁效应(其可暂时或永久损坏电路)、噪声边限降级、电压偏移和串扰。浅沟槽隔离(STI)是对于高度集成的半导体芯片尤其优选的电隔离技术中的一个。广泛地说,STI技术涉及在半导体晶片的隔离区域或区中形成浅沟槽。接着用介电材料(例如,二氧化硅)填充所述浅沟槽以提供随后形成于所述经填充沟槽的任一侧上的主动区中的设备之间的电隔离。
技术实现思路
本专利技术的实施例涉及一种用于制作半导体结构的方法,其包括:接纳衬底;在所述衬底上方形成图案化硬掩模,所述图案化硬掩模包括至少第一开口;透过所述图案化硬掩模的所述第一开口在所述衬底中形成至少沟槽,且从所述沟槽暴露所述衬底的至少部分;对所述图案化硬掩模和从所述沟槽暴露的所述衬底的所述部分执行离子植入以在所述衬底中形成掺杂区;通过去除所述图案化硬掩模的部分而扩大所述第一开口以在所述沟槽上方形成第二开口;和通过填充所述沟槽而形成隔离结构。本专利技术的实施例涉及一种用于制作半导体结构的方法,其包括:接纳包括界定于其上的第一区和第二区的衬底;在所述衬底上方形成图案化硬掩模,所述图案化硬掩模包括暴露所述第一区的部分的第一开口和暴露所述第二区的部分的第二开口;去除所述衬底的部分以透过所述第一开口在所述第一区中形成第一沟槽且透过所述第二开口在所述第二区中形成第二沟槽;对在所述第一区中的所述图案化硬掩模的部分和从所述第一区中的所述第一沟槽暴露的所述衬底的部分执行离子植入;扩大所述第一开口以在所述第一沟槽上方形成第三开口且扩大所述第二开口以在所述第二沟槽上方形成第四开口;和形成填充所述第一沟槽的第一隔离结构和填充所述第二沟槽的第二隔离结构。本专利技术的实施例涉及一种半导体结构,其包括:衬底,其包括界定于其上的第一区和第二区,其中所述衬底包括第一材料;第一隔离结构,其在所述第一区中包括第一宽度;第二隔离结构,其在所述第二区中包括第二宽度;和区,其在所述衬底中围绕所述第一隔离结构且包括所述第一材料和第二材料,其中所述第一宽度大于所述第二宽度,所述第一隔离结构的底部和侧壁与所述区接触,且所述第二隔离结构的底部和侧壁与所述衬底接触。附图说明当结合附图阅读时从以下详细描述最佳理解本揭露的方面。应注意,根据业界中的标准实践,各种装置未按比例绘制。事实上,为了清楚论述起见,可任意增大或减小各种装置的尺寸。图1是表示根据本揭露的方面的用于制作包含隔离结构的半导体结构的方法的流程图。图2是表示根据本揭露的方面的用于制作包含隔离结构的半导体结构的方法的流程图。图3A到图3J是展示在一或多项实施例中根据本揭露的方面构建的在各个制造阶段的包含隔离结构的半导体结构的示意图。图4A到图4J是展示在一或多项实施例中根据本揭露的方面构建的在各个制造阶段的包含隔离结构的半导体结构的示意图。图5是展示在一或多项实施例中的根据本揭露的方面的包含隔离结构的半导体结构的示意图。图6是展示在一或多项实施例中的根据本揭露的方面的包含半导体结构(其包含隔离结构)的半导体设备的示意图。具体实施方式以下揭露内容提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本揭露。当然,这些仅为实例且不旨在限制。举例来说,在下列描述中的第一装置形成于第二装置上方或上可包含其中所述第一装置和所述第二装置经形成直接接触的实施例,且也可包含其中额外装置可形成在所述第一装置与所述第二装置之间,使得所述第一装置和所述第二装置可不直接接触的实施例。另外,本揭露可在各种实例中重复元件符号和/或字母。此重复出于简化和清楚的目的,且本身不指示所论述的各项实施例和/或配置之间的关系。此外,为便于描述,可在本文中使用例如“在……下面”、“在……下方”、“下”、“在……上方”、“上”、“在……上”和类似者的空间相对术语来描述一个元件或装置与另一(些)元件或装置的关系,如图中展示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的设备的不同定向。装备可以其它方式经定向(旋转90度或按其它定向)且本文中使用的空间相对描述符同样可相应地解释。如本文中所使用,术语(例如“第一”、“第二”和“第三”)描述各种元件、组件、区、层和/或区段,这些元件、组件、区、层和/或区段不应受这些术语限制。这些术语可仅用于区分一个元件、组件、区、层或区段与另一元件、组件、区、层或区段。术语(例如“第一”、“第二”和“第三”)在本文中使用时并不意指序列或顺序,除非上下文另有明确指示。如本文中使用,术语“近似”、“大体上”、“实质”和“大约”用于描述且考量较小变动。当结合事件或状况使用时,所述术语可指其中确切地发生所述事件或状况的例子以及其中近似发生所述事件或状况的例子。例如,当结合数值使用时,所述术语可指小于或等于所述数值的±10%的变动范围,例如小于或等于±5%,小于或等于±4%,小于或等于±3%,小于或等于±2%,小于或等于±1%,小于或等于±0.5%,小于或等于±0.1%或小于或等于±0.05%。例如,如果两个数值之间的差小于或等于所述值的平均数的±10%,例如小于或等于±5%,小于或等于±4%,小于或等于±3%,小于或等于±2%,小于或等于±1%,小于或等于±0.5%,小于或等于±0.1%或小于或等于±0.05%,那么所述值可被视为“大体上”相同或相等。例如,“大体上”平行可指相对于0°小于或等于±10°的角度变动范围,例如小于或等于±5°,小于或等于±4°,小于或等于±3°,小于或等于±2°,小于或等于±1°,小于或等于±0.5°,小于或等于±0.1°或小于或等于±0.05°。例如,“大体上”垂直可指相对于90°小于或等于±10°的角度变动范围,例如小于或等于±5°,小于或等于±4°,小于或等于±3°,小于或等于±2°,小于或等于±1°,小于或等于±0.5°,小于或等于±0.1°或小于或等于±0.05°。虽然CMOS按比例调整已使电路和系统设计者能够将大量功能性堆积到硅裸片上,但就芯片与外界接口连接的能力来说,其同时产生许多重大问题。在模拟/数字混合讯号芯片的领域中尤其如此。例如,模拟区中的设备包含大于逻辑核心区中的设备的大小。类似地,提供模拟区中的设备之间的电隔离的隔离结构包含大于逻辑核心区中的隔离结构的大小。此外,STI通常在半导体衬底与STI填充物材料之间的交叉点处包含阶状部或凹陷部(divot)。电场集中于其中多晶硅膜(其形成晶体管设备的栅极)延伸于阶状部上方的位置处。所述经集中电场在所述晶体管设备的隅角处降低临限电压Vt。因此,凹陷问题可引起模拟电路中的非所要噪声。然而,同时形成不同大小的隔离结构。处理模拟区中的凹陷问题可归因于隔离结构在操作期间易受程序损坏而不利地影响另一区(例如逻辑核心区)中的STI。换本文档来自技高网...

【技术保护点】
1.一种用于制作半导体结构的方法,其包括:接纳衬底;在所述衬底上方形成图案化硬掩模,所述图案化硬掩模包括至少第一开口;透过所述图案化硬掩模的所述第一开口在所述衬底中形成至少沟槽,且从所述沟槽暴露所述衬底的至少部分;对所述图案化硬掩模和从所述沟槽暴露的所述衬底的所述部分执行离子植入以在所述衬底中形成掺杂区;通过去除所述图案化硬掩模的部分而扩大所述第一开口以在所述沟槽上方形成第二开口;以及通过填充所述沟槽而形成隔离结构。

【技术特征摘要】
2017.11.09 US 62/583,914;2018.02.22 US 15/902,4221.一种用于制作半导体结构的方法,其包括:接纳衬底;在所述衬底上方形成图案化硬掩模,所述图案化硬掩模包括至少第一开口;透过所述图案化硬掩模的所述第一开口在所述衬底中形成至少沟槽,且从所述沟槽暴露所述衬底的至少部分;对所述图案化硬掩模和从所述沟槽暴露的所述衬底的所述部分执行离子植入以在所述衬底中形成掺杂区;通过去除所述图案化硬掩模的部分而扩大所述第一开口以在所述沟槽上方形成第二开口;以及通过填充所述沟槽而形成隔离结构。2.根据权利要求1所述的方法,其中所述形成填充所述沟槽的所述隔离结构进一步包括:形成绝缘材料以填充所述沟槽,其中所述绝缘材料的顶表面低于所述图案化硬掩模的顶表面;以及去除所述图案化硬掩模。3.根据权利要求2所述的方法,其进一步包括在形成所述绝缘材料以填充所述沟槽的之前执行热操作。4.一种用于制作半导体结构的方法,其包括:接纳包括界定于其上的第一区和第二区的衬底;在所述衬底上方形成图案化硬掩模,所述图案化硬掩模包括暴露所述第一区的部分的第一开口和暴露所述第二区的部分的第二开口;去除所述衬底的部分以透过所述第一开口在所述第一区中形成第一沟槽且透过所述第二开口在所述第二区中形成第二沟槽;对在所述第一区中的所述图案化硬掩模的部分和从所述第一区中的所述第一沟槽暴露的所述衬底的部分执行离子植入;扩大所述第一开口以在所述第一沟...

【专利技术属性】
技术研发人员:罗文勋张聿骐徐英杰
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:中国台湾,71

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