一种薄型三维集成封装方法及结构技术

技术编号:21130894 阅读:25 留言:0更新日期:2019-05-18 01:47
本发明专利技术公开了一种薄型三维集成封装方法及结构,其中所述方法包括:在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面;其中,所述第一芯片的焊点朝向所述载板的第一表面;在所述载板的第一表面形成第一模封层,所述第一模封层包覆所述第一芯片和所述导电金属柱的侧壁,并露出所述第一芯片和所述导电金属柱;在所述第一芯片内部形成凹槽;将第二芯片设置在所述凹槽内,且所述第二芯片的焊点朝向远离所述载板的方向。本发明专利技术实施例所提供的薄型三维集成封装方法能够以“较低”的成本生产出较“轻薄”的三维集成封装结构。

A Thin 3D Integrated Packaging Method and Structure

The invention discloses a thin three-dimensional integrated packaging method and structure, which includes: forming a conductive metal column on the first surface of the carrier plate and attaching the first chip to the first surface of the carrier plate; in which the solder joint of the first chip is oriented towards the first surface of the carrier plate; forming a first die sealing layer on the first surface of the carrier plate, and the first die sealing layer is coated. The first chip and the side wall of the conductive metal column are exposed, the first chip and the conductive metal column are formed in the first chip, the second chip is arranged in the groove, and the solder joints of the second chip are oriented away from the carrier plate. The thin three-dimensional integrated packaging method provided by the embodiment of the present invention can produce a lighter three-dimensional integrated packaging structure at a \lower\ cost.

【技术实现步骤摘要】
一种薄型三维集成封装方法及结构
本专利技术涉及集成封装
,具体涉及一种薄型三维集成封装方法及结构。
技术介绍
三维集成封装技术是将至少两层集成电路芯片(英文:IntegratedCircuit,简称:IC,本申请中将集成电路芯片简称为芯片)堆叠设置并予以封装,通过埋设在封装体内的导电结构实现各层芯片之间的电信号连接。三维集成封装技术可以降低芯片功耗、减小互连延时、提高数据传输带宽,为实现具有复杂功能的SoC(英文全称:SystemonChip,中文:系统级芯片或片上系统)芯片提供了可能。MEMS芯片封装时采用三维集成技术,可以大大缩小封装尺寸,并具有精度高、功耗低的特点。此外,三维集成封装技术还可以大大缩小封装结构的尺寸。现有技术中为进一步减小三维封装结构的尺寸,提供了一种薄型三维封装方法,通过该方法形成的薄型封装结构如图1所示,该方法包括:在第一芯片1上的预定位置形成贯通第一表面与第二表面的通孔,在通孔内填充导电金属,形成TSV结构2;在第一芯片1的第一表面上形成以凹槽3;将第二芯片4设置于凹槽3中,在第一芯片1的第一表面上形成焊球5,焊球5与TSV结构电连接;在第二芯片4的第一表面上形成焊球6。相比于传统堆叠型三维集成封装方法,该方法能够降低封装结构的厚度。然而,在实际生产实践中,专利技术人发下上述方法存在以下问题:由于设置TSV结构需要在第一芯片1的内部开设通孔,有可能破坏第一芯片1的内部电路,因而TSV结构必然是在第一芯片1上的预定位置设置,那么第一芯片1在设计时必须考虑预留该预定位置,加之TSV结构的孔径较小,对精度要求较高,因此增加了第一芯片1的设计难度;并且,必须在第一芯片1上为孔径较小的TSV结构预留狭小的预定位置这一要求,还需要第一芯片1的不同上、下游厂家统一设计规格和技术要求,因此增加了第一芯片1及封装结构的生产难度。
技术实现思路
有鉴于此,本专利技术实施例提供了一种薄型三维集成封装方法及结构,以解决现有技术中为减小三维封装结构的尺寸而使得封装芯片的设计难度大、第一芯片及封装结构的生成难度大的技术问题。根据第一方面,本专利技术实施例提供了一种薄型三维集成封装方法,包括:在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面;其中,所述第一芯片的焊点朝向所述载板的第一表面;在所述载板的第一表面形成第一模封层,所述第一模封层包覆所述第一芯片和所述导电金属柱的侧壁,并露出所述第一芯片和所述导电金属柱;在所述第一芯片内部形成凹槽;将第二芯片设置在所述凹槽内,且所述第二芯片的焊点朝向远离所述载板的方向。可选地,所述在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面步骤包括:在载板的第一表面设置临时键合层;在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面。可选地,所述在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面的步骤之前,还包括:在载板表面设置第一布线层。可选地,所述方法还包括:拆除所述载板,在原先贴附载板的一面形成第一布线层,所述第一布线层的导线中的至少部分与所述第一芯片的焊点和/或所述导电金属柱的端部电连接。可选地,所述在所述载板的第一表面形成第一模封层的步骤之后,还包括:在第一模封层上形成第二布线层,所述第二布线层的导线中的至少部分与所述导电金属柱的端部和/或所述第二芯片的焊点电连接。可选地,所述在将第二芯片设置在所述凹槽内,且所述第二芯片的焊点朝向远离所述载板的方向之后还包括:在所述第二芯片的焊点与所述第二布线层之间设置金属打线。可选地,所述在所述第二芯片的焊点与所述第一布线层之间设置导线的步骤之后,还包括:在所述第一布线层上形成第二模封层,所述第二模封层包覆所述第一芯片、所述第二芯片和所述第二芯片的焊点。根据第二方面,本专利技术实施例提供了一种薄型三维集成封装结构,包括:第一芯片,其焊点朝向第一方向;所述第一芯片背向所述第一方向的一侧表面开设有凹槽;第一模封层,包覆所述第一芯片的侧壁,并露出所述第一芯片的焊点;导电金属柱,贯通所述第一模封层,且其两端分别在所述第一模封层的两侧表面露出;第二芯片,设置在所述凹槽内,且所述第二芯片的焊点朝向背离所述第一方向的方向。可选地,所述封装结构还包括:第一布线层,设置在所述第一模封层朝向所述第一方向的表面,所述第一布线层的导线中的至少部分与所述第一芯片的焊点和/或所述导电金属柱的端部电连接。可选地,所述封装结构还包括:第二布线层,设置在所述第一模封层背向所述第一方向的一侧表面,且所述第二布线层的导线中的至少部分与所述导电金属柱的端部和/或所述第二芯片的焊点电连接;第二模封层,包覆所述第一芯片、所述第二芯片;焊球,设置在所述第一芯片朝向所述第一方向的表面,所述焊球至少部分与所述第一芯片的焊点和/或所述导电金属柱的端部电连接。本专利技术实施例所提供的薄型三维集成封装方法及结构,将第二芯片设置在第一芯片上所开设的凹槽内,将两个芯片层压缩在一个芯片层内实现,降低了三维集成封装结构的厚度。并且,将芯片的模封层中设置贯通的导电金属柱,芯片层两侧可以通过该导电金属柱实现电连接,无需在芯片内部开设通孔,无需在设计芯片时预留预定位置,从而降低了芯片的设计难度;降低了对芯片的不同上、下游厂家设计规格和技术要求的一致性要求,从而降低了封装结构的生产难度。由此可见,本专利技术实施例所提供的薄型三维集成封装方法能够以“较低”的成本生产出较“轻薄”的三维集成封装结构。附图说明为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本专利技术的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。图1示出了现有薄型三维封装方法所形成的封装结构示意图;图2示出了根据本专利技术实施例的一种薄型三维集成封装方法的流程图;图3示出了根据本专利技术实施例的另一种薄型三维集成封装方法的流程图;图4示出了根据本专利技术实施例的又一种薄型三维集成封装方法的流程图;图5示出了根据本专利技术实施例的又一种薄型三维集成封装方法的流程图;图6A至图6E、图6G至图6I示出本专利技术实施例的一种薄型三维集成封装方法中部分步骤所得到的结构示意图;图6F示出了一种第二芯片的结构示意图;图6J至图6M示出本专利技术实施例的另一种薄型三维集成封装方法中部分步骤所得到的结构示意图;图7A示出了另一种第二芯片的结构示意图;图7B至图7D示出本专利技术实施例的又一种薄型三维集成封装方法中部分步骤所得到的结构示意图;图8A至图8E、图8G至图8J示出本专利技术实施例的又一种薄型三维集成封装方法中部分步骤所得到的结构示意图;图8F示出了另一种第二芯片的结构示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚,下面将结合本专利技术实施例中的附图,对本专利技术实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本专利技术一部分实施例,而不是全部的实施例。基于本专利技术中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本专利技术保护的范围。实施例一本专利技术实施例提供了一种薄型三维集成封装结构,如图6I(结合图6E、图6F)所示本文档来自技高网
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【技术保护点】
1.一种薄型三维集成封装方法,其特征在于,包括:在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面;在所述载板的第一表面形成第一模封层,所述第一模封层包覆所述第一芯片和所述导电金属柱的侧壁,并露出所述第一芯片和所述导电金属柱;在所述第一芯片内部形成凹槽;将第二芯片设置在所述凹槽内,且所述第二芯片的焊点朝向远离所述载板的方向。

【技术特征摘要】
1.一种薄型三维集成封装方法,其特征在于,包括:在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面;在所述载板的第一表面形成第一模封层,所述第一模封层包覆所述第一芯片和所述导电金属柱的侧壁,并露出所述第一芯片和所述导电金属柱;在所述第一芯片内部形成凹槽;将第二芯片设置在所述凹槽内,且所述第二芯片的焊点朝向远离所述载板的方向。2.根据权利要求1所述的薄型三维集成封装方法,其特征在于,所述在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面的步骤包括:在载板的第一表面设置临时键合层;在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面。3.根据权利要求1所述的薄型三维集成封装方法,其特征在于,所述在载板的第一表面形成导电金属柱,将第一芯片贴附在所述载板的第一表面步骤之前,还包括:在载板表面设置第一布线层。4.根据权利要求1所述的薄型三维集成封装方法,其特征在于,所述第一芯片的焊点朝向所述载板的第一表面;所述方法还包括:拆除所述载板,在原先贴附载板的一面形成第一布线层,所述第一布线层的导线中的至少部分与所述第一芯片的焊点和/或所述导电金属柱的端部电连接。5.根据权利要求1所述的薄型三维集成封装方法,其特征在于,所述在所述载板的第一表面形成第一模封层的步骤之后,还包括:在第一模封层上形成第二布线层,所述第二布线层的导线中的至少部分与所述导电金属柱的端部和/或所述第二芯片的焊点电连接。6.根据权利要求1或5所述的薄型三维集成封装方法,其...

【专利技术属性】
技术研发人员:陈峰
申请(专利权)人:华进半导体封装先导技术研发中心有限公司
类型:发明
国别省市:江苏,32

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