一种熔丝单元及具有该熔丝单元的半导体器件和电子装置制造方法及图纸

本发明专利技术提供一种熔丝单元及具有该熔丝单元的半导体器件和电子装置，该熔丝单元包括：熔丝元件，开关元件，所述开关元件一端与所述熔丝元件连接，另一端接地；恒压电路，所述恒压电路设置在所述熔丝元件和工作电压之间，为所述熔丝元件提供恒定电压。该熔丝单元可以使得当VDD从1.4V到2.5V变化时仍然可以通过工艺质检。该半导体器件和电子装置具有类似的优点。

A fuse unit and semiconductor devices and electronic devices having the fuse unit

【技术实现步骤摘要】
一种熔丝单元及具有该熔丝单元的半导体器件和电子装置
本专利技术涉及半导体
，具体而言涉及一种熔丝单元及具有该熔丝单元的半导体器件和电子装置。
技术介绍
熔丝单元(或称为电子熔丝(E-Fuse)单元)是电子产品中的关键性组件，其例如可被用于切换冗余内存、在射频电路中提供可调节的电阻与电容特性(即RCtrimming)等。传统的熔丝单元采用金属或多晶硅作为熔丝元件。近年来，在半导体集成电路的领域中，开发了在多晶硅层的上面形成硅化物层以使栅极电极实现低阻化的技术，因此利用该技术开发了一种熔丝元件，其具有多晶硅层，以及在多晶硅层的上方形成的硅化物层，在硅化物层未熔断时为低电阻，若通过电流导通熔断硅化物层，则成为高电阻。在目前的40nm低漏电(40LL)工艺中，一般采用P型掺杂的多晶硅层以及位于多晶硅层之上的硅化物层作为熔丝元件，当与熔丝元件串联连接的开关元件导通时，则熔丝元件熔断成为高电阻。然而由于客户使用时所施加的工作电压VDD范围可达1.4V～2.5V，因此在工艺质检中，熔丝元件需要满足VDD从1.4V到2.5V的变化，但目前的熔丝单元的设计，当VDD从1.4V变化到2.5V时，流过熔丝元件的电流变化太大，超出安全范围5～11ma，工艺质检很难通过。因此有必要提出一种熔丝单元及具有该熔丝单元的半导体器件和电子装置，以至少部分解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提出一种熔丝单元，可以使得当VDD从1.4V到2.5V变化时仍然可以通过工艺质检。为了克服目前存在的问题，本专利技术一方面提供一种熔丝单元，包括：熔丝元件，开关元件，所述开关元件一端与所述熔丝元件连接，另一端接地；恒压电路，所述恒压电路设置在所述熔丝元件和工作电压之间，为所述熔丝元件提供恒定电压。示例性地，所述恒压电路包括：第一反相器，所述第一反相器包括第一PMOS器件和第一NMOS器件，所述第一PMOS器件和所述第一NMOS器件的栅极连接在一起，用作所述第一反相器的输入端，所述第一PMOS器件和所述第一NMOS器件的漏极连接在一起，用作所述第一反相器的输出端，所述第一PMOS器件的源极与恒压源连接，所述第一NMOS器件的源极接地；第二反相器，所述第二反相器包括第二PMOS器件和第二NMOS器件，所述第二PMOS器件和所述第二NMOS器件的栅极连接在一起，用作所述第二反相器的输入端，所述第二PMOS器件和所述第二NMOS器件的漏极连接在一起，用作所述第二反相器的输出端，所述第二PMOS器件的源极与恒压源连接，所述第二NMOS器件的源极接地；其中，所述第一反相器的输入端与所述工作电压连接，所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述熔丝元件连接。示例性地，所述恒压源提供1.8V的电压。示例性地，所述熔丝元件包括多晶硅层和位于所述多晶硅层上的硅化物层。示例性地，所述开关元件为NMOS器件。根据本专利技术的熔丝单元，通过在工作电压和熔丝元件之间设置恒压电路，从而使得无论工作电压为多少，施加在熔丝元件上的电压始终保持为恒压电路所提供的恒定电压，这样通过熔丝元件的电流基本不变，从而使得当VDD从1.4V到2.5V变化时仍然可以通过工艺质检，增大了工艺质检窗口。本专利技术另一方面提供一种半导体器件，包括：半导体衬底，在所述半导体衬底上形成有根据本专利技术的上述的熔丝单元。根据本专利技术的半导体器件由于具有上述熔丝单元，因而可以增加工作电压VDD的适用范围以及工艺质检窗口。本专利技术再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。本专利技术提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出一种熔丝单元的电路示意图；图2示出根据本专利技术一实施方式的熔丝单元的电路示意图；图3示出根据本专利技术一实施方式的恒压电路的电路示意图；图4示出熔丝单元中开关元件的电流电压曲线图；图5示出根据本专利技术一实施方式的电子装置的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。图1示出一种熔丝单元的电路示意图，如图1所示，熔丝单元100包括串联连接在工作电压VDD和地VSS电压之间的熔丝元件101和开关元件102，如前所述，当VDD从1.4V变化到2.5V时，流过熔丝元件101的电流变化太大，超出安全范围，工艺质检无法通过，本专利技术基于此提出一种熔丝单本文档来自技高网...

【技术保护点】
1.一种熔丝单元，其特征在于，包括：熔丝元件，开关元件，所述开关元件一端与所述熔丝元件连接，另一端接地；恒压电路，所述恒压电路设置在所述熔丝元件和工作电压之间，为所述熔丝元件提供恒定电压。

【技术特征摘要】
1.一种熔丝单元，其特征在于，包括：熔丝元件，开关元件，所述开关元件一端与所述熔丝元件连接，另一端接地；恒压电路，所述恒压电路设置在所述熔丝元件和工作电压之间，为所述熔丝元件提供恒定电压。2.根据权利要求1所述的熔丝单元，其特征在于，所述恒压电路包括：第一反相器，所述第一反相器包括第一PMOS器件和第一NMOS器件，所述第一PMOS器件和所述第一NMOS器件的栅极连接在一起，用作所述第一反相器的输入端，所述第一PMOS器件和所述第一NMOS器件的漏极连接在一起，用作所述第一反相器的输出端，所述第一PMOS器件的源极与恒压源连接，所述第一NMOS器件的源极接地；第二反相器，所述第二反相器包括第二PMOS器件和第二NMOS器件，所述第二PMOS器件和所述第二NMOS器件的栅极连接在一起，用作所述第二反相器的输入端，所述第二PMOS器件和所...

【专利技术属性】
技术研发人员：张传宝，王奇峰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31