半导体存储器件制造技术

半导体存储器件。一种半导体存储器件包括：外围电路区域，该外围电路区域包括第一基板、外围电路元件、第一介电层和底部布线，该外围电路元件至少部分地设置在第一基板上方，该第一介电层覆盖外围电路元件，所述底部布线设置在第一介电层中并且与外围电路元件电联接；单元区域，该单元区域包括设置在第一介电层上方的第二基板、设置在该第二基板上方的存储单元阵列；第二介电层，该第二介电层覆盖所述存储单元阵列；接触件，该接触件通过沿着与第二基板的顶表面垂直的第一方向穿过第二介电层和第一介电层与底部布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在第二介电层中与接触件邻近地设置。

【技术实现步骤摘要】
半导体存储器件
各个实施方式总体上涉及半导体存储器件，并且更具体地，涉及三维半导体存储器件。
技术介绍
作为提高半导体存储器件与其中存储单元在基板上形成在单层中的二维结构的集成度的努力，已经提出了具有其中存储单元沿着与基板的顶表面垂直的方向设置以提高集成度的三维结构的半导体存储器件。
技术实现思路
在一个实施方式中，一种半导体存储器件可以包括外围电路区域和设置在外围电路区域上方的单元区域。所述外围电路区域可以包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件至少部分地设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接。所述单元区域可以包括设置在所述第一介电层上方的第二基板、设置在所述第二基板上方的存储单元阵列以及覆盖所述存储单元阵列的第二介电层。根据该实施方式的半导体存储器件可以包括：接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。在一个实施方式中，一种半导体存储器件可以包括外围电路区域和设置在所述外围电路区域上方的单元区域。所述外围电路区域可以包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接。所述单元区域可以包括设置在所述第一介电层上方的第二基板和蚀刻阻挡件、沿着与所述第二基板的顶表面垂直的第一方向延伸的沟道结构、与所述沟道结构邻近地交替堆叠在所述第二基板上方的多个栅极层和多个层间介电层以及覆盖所述栅极层的第二介电层。根据该实施方式的半导体存储器件可以包括：接触件，该接触件通过沿着所述第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及多个虚设接触件，所述多个虚设接触件沿着所述第一方向穿过所述第二介电层与所述蚀刻阻挡件联接，并且与所述接触件邻近地设置。在一个实施方式中，一种半导体存储器件可以包括：第一基板；外围电路元件，该外围电路元件至少部分地设置在所述第一基板上方；第一介电层，该第一介电层覆盖所述外围电路元件；布线，该布线设置在所述第一介电层中并且与所述外围电路元件电联接；第二基板，该第二基板设置在所述第一介电层上方；第二介电层，该第二介电层设置在所述第二基板上方；接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。在一个实施方式中，一种存储系统包括半导体存储器件和与所述半导体存储器件在操作上联接的控制器。所述半导体存储器件可以包括外围电路区域和设置在外围电路区域上方的单元区域。所述外围电路区域可以包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件至少部分地设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接。所述单元区域可以包括设置在所述第一介电层上方的第二基板、设置在所述第二基板上方的存储单元阵列以及覆盖所述存储单元阵列的第二介电层。根据该实施方式的半导体存储器件可以包括：接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。在一个实施方式中，一种半导体存储系统包括：半导体存储器件，该半导体存储器件存储数据；以及控制器，该控制器与所述半导体存储器件在操作上联接。所述半导体存储器件包括：第一基板；外围电路元件，该外围电路元件至少部分地设置在所述第一基板上方；第一介电层，该第一介电层覆盖所述外围电路元件；布线，该布线设置在所述第一介电层中并且与所述外围电路元件电联接；第二基板，该第二基板设置在所述第一介电层上方；第二介电层，该第二介电层设置在所述第二基板上方；接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。根据下面结合附图对优选实施方式的详细描述，本专利技术的这些和其它特征和优点将对于本专利
的技术人员而言变得显而易见。附图说明图1是例示根据本专利技术的实施方式的半导体存储器件的示例的展现的框图。图2是例示图1中示出的存储单元阵列的示例的展现的等效电路图。图3是例示根据本专利技术的实施方式的半导体存储器件的示例的展现的俯视图。图4是沿着图3的线I-I’截取的截面图。图5是例示图3的部分A的立体图。图6是例示根据本专利技术的实施方式的半导体存储器件的示例的展现的截面图。图7和图8是例示根据本专利技术的实施方式的半导体存储器件的示例的展现的俯视图。图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A和图17B是用于帮助说明根据本专利技术的实施方式的用于制造半导体存储器件的方法的示例的展现。图18是示意性例示根据本专利技术的实施方式的包括半导体存储器件的存储系统的简化框图。图19是示意性例示根据本专利技术的实施方式的包括半导体存储器件的计算系统的简化框图。具体实施方式下文中，以下将通过实施方式的各个示例参照附图来描述半导体存储器件。图1是例示根据本专利技术的实施方式的半导体存储器件的示例的展现的框图。参照图1，根据实施方式的半导体存储器件可以包括存储单元阵列100和外围电路200。外围电路200可以包括行解码器210、页缓冲电路220、控制逻辑230、电压发生器240、列解码器250和输入/输出缓冲器260。存储单元阵列100可以包括多个存储块BLK1至BLKn。存储块BLK1至BLKn中的每一个可以包括多个单元串。单元串中的每一个可以包括堆叠在基板上的多个存储单元。存储单元可以是非易失性存储单元。存储单元阵列100可以通过行线RL与行解码器210联接。行线RL可以包括至少一条漏选择线、多条字线和至少一条源选择线。存储单元阵列100可以通过位线RL与页缓冲电路220联接。行线RL可以与相应的存储块BLK1至BLKn联接。位线BL可以与多个存储块BLK1至BLKn共同联接。行解码器210可以响应于从控制逻辑230所提供的行地址RADD而选择存储单元阵列100的存储块BLK1至BLKn当中的任一个。行解码器210可以将来自电压发生器240的操作电压(例如，编程电压(Vpgm)、通过电压(Vpass)和读电压(Vread))传送到与所选择的存储块联接的行线RL。页缓冲电路220可以包括通过位线BL与存储单元阵列100联接的多个页缓冲器PB。页缓冲器PB可以根据操作模式作为写驱动器或感测放大器进行操作。在编程操作中，页缓冲器PB可以锁存通过输入/输出缓冲器260和列解码器250接收的数据DATA，并且响应于来自控制逻本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，该半导体存储器件包括：外围电路区域，该外围电路区域包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件至少部分地设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接；单元区域，该单元区域包括设置在所述第一介电层上方的第二基板、设置在所述第二基板上方的存储单元阵列；第二介电层，该第二介电层覆盖所述存储单元阵列；接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。

【技术特征摘要】
2017.11.08 KR 10-2017-01478731.一种半导体存储器件，该半导体存储器件包括：外围电路区域，该外围电路区域包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件至少部分地设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接；单元区域，该单元区域包括设置在所述第一介电层上方的第二基板、设置在所述第二基板上方的存储单元阵列；第二介电层，该第二介电层覆盖所述存储单元阵列；接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。2.根据权利要求1所述的半导体存储器件，该半导体存储器件还包括：蚀刻阻挡件，该蚀刻阻挡件与所述至少一个虚设接触件的下端联接。3.根据权利要求2所述的半导体存储器件，其中，所述蚀刻阻挡件设置在所述第一介电层的顶表面上方并且与所述第二基板共面。4.根据权利要求2所述的半导体存储器件，其中，所述蚀刻阻挡件由蚀刻选择性与所述第二介电层不同的材料形成。5.根据权利要求4所述的半导体存储器件，其中，所述第二介电层包括硅氧化物层，并且所述蚀刻阻挡件包含硅氮化物膜和多晶硅层中的至少一种。6.根据权利要求2所述的半导体存储器件，其中，所述蚀刻阻挡件由与所述第二基板相同的材料形成。7.根据权利要求3所述的半导体存储器件，其中，所述蚀刻阻挡件包括供所述接触件穿过的开口。8.根据权利要求1所述的半导体存储器件，其中，当从顶部观看时，所述至少一个虚设接触件具有与所述接触件相同的形状。9.根据权利要求1所述的半导体存储器件，其中，所述接触件和所述至少一个虚设接触件由相同的材料形成。10.根据权利要求1所述的半导体存储器件，其中，当从顶部观看时，所述接触件具有圆形形状，并且当从顶部观看时，所述至少一个虚设接触件具有条形形状。11.根据权利要求1所述的半导体存储器件，其中，当从顶部观看时，所述接触件具有圆形形状，并且当从顶部观看时，所述至少一个虚设接触件包括布置成围绕所述接触件的形状的多个虚设接触件。12.根据权利要求1所述的半导体存储器件，其中，当从顶部观看时，所述至少一个虚...

【专利技术属性】
技术研发人员：李杲泫，金在泽，金俊烨，孙昌万，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR