沟槽的形成方法和浅沟槽隔离结构的形成方法技术

一种沟槽的形成方法和浅沟槽隔离结构的形成方法，该沟槽的形成方法包括：提供衬底；在所述衬底上形成硬掩膜层以及位于所述硬掩膜层之上的牺牲层，若干开口贯穿所述牺牲层和硬掩膜层；对所述衬底进行刻蚀，以在所述衬底内形成设定深度的沟槽，进行所述刻蚀时，所述衬底与牺牲层的刻蚀速率相近。利用本发明专利技术的技术方案，能够在衬底的中央区域、边缘区域形成深度较为均一的沟槽，提高了中央区域、边缘区域的器件电学性能的均一性。

【技术实现步骤摘要】
沟槽的形成方法和浅沟槽隔离结构的形成方法
本专利技术涉及半导体
，尤其涉及一种沟槽的形成方法和浅沟槽隔离结构的形成方法。
技术介绍
随着半导体集成电路制造技术向高技术节点发展，半导体器件与器件之间的隔离技术也由原来的硅局部氧化隔离(LocalOxidationofSilicon，LOCOS)发展为浅沟槽隔离。浅沟槽隔离通过在半导体衬底内形成沟槽，并向沟槽中填充绝缘材料的工艺形成。其中，现有一种用于形成所述沟槽的方法包括：如图1所示，提供衬底1，在衬底1上形成氮化硅层2以及位于氮化硅层2上的图形化光刻胶层3，图形化光刻胶层3具有用于定义沟槽位置的窗口(未标识)；以图形化光刻胶层3为掩膜，对氮化硅层2以及衬底1进行刻蚀，以在衬底1内形成若干沟槽T，相邻两个沟槽T之间的间距w为有源区的特征尺寸。然而，进行检测发现，衬底1的中央区域10内的沟槽T深度与衬底1的边缘区域11内的沟槽T深度并不一致，即两者存在深度差h。另外，中央区域10与边缘区域11的有源区特征尺寸w也并不一致，导致中央区域10与边缘区域11的器件电学性能存在差异。需说明的是，为了减小图幅，在图中，中央区域10和边缘区域11用断开线(图中显示为单点划线)隔开。
技术实现思路
现有衬底的中央区域与边缘区域的沟槽深度不一致，导致中央区域与边缘区域的器件电学性能存在差异。为了解决上述问题，本专利技术的一个实施例提供了一种沟槽的形成方法，其包括：提供衬底；在所述衬底上形成硬掩膜层以及位于所述硬掩膜层之上的牺牲层，若干开口贯穿所述牺牲层和硬掩膜层；对所述衬底进行刻蚀，以在所述衬底内形成设定深度的沟槽，进行所述刻蚀时，所述衬底与牺牲层的刻蚀速率相近。可选地，当达到所述牺牲层的蚀刻终点时，停止所述刻蚀步骤。可选地，所述衬底与牺牲层之间的刻蚀选择比为0.8至1.2。可选地，所述衬底为硅衬底，所述牺牲层为多晶硅。可选地，所述刻蚀步骤所采用的源功率为150W～1500W、偏置功率为100W～800W。可选地，所述硬掩膜层为氮化硅层。可选地，还包括：在所述衬底上形成缓冲层，所述硬掩膜层覆盖于所述缓冲层之上，所述开口露出所述缓冲层。可选地，所述缓冲层为氧化硅层。可选地，具有所述开口的牺牲层和硬掩膜层的形成方法包括：在所述衬底上形成硬掩膜材料层和位于所述硬掩膜材料层上的牺牲材料层；在所述牺牲材料层上形成图形化光刻胶层；以所述图形化光刻胶层为掩膜进行刻蚀，以形成所述开口；对所述衬底进行刻蚀之前，去除所述图形化光刻胶层。可选地，以所述图形化光刻胶层为掩膜进行刻蚀的步骤包括：对所述牺牲材料层、硬掩膜材料层进行主刻蚀；对所述硬掩膜材料层进行过刻蚀，直至去除残留的所述硬掩膜材料层。另外，本专利技术实施例还提供了一种浅沟槽隔离结构的形成方法，其包括：上述任一所述的形成方法；形成至少填满所述沟槽的绝缘层；进行平坦化处理，以去除多余的所述绝缘层和硬掩膜层，剩余的填充在所述沟槽内的绝缘层形成所述浅沟槽隔离结构。与现有技术相比，本专利技术的技术方案具有以下优点：在硬掩膜层的上方形成牺牲层，牺牲层与硬掩膜层内形成有用于定义沟槽位置的开口。进行刻蚀以在衬底内形成沟槽时，由于衬底与牺牲层的刻蚀速率相近，即，衬底与牺牲层之间的刻蚀选择性不高，故刻蚀工艺参数中的功率可以设置得较低。并且牺牲材料层的厚度与衬底刻蚀深度、及衬底刻蚀速率与牺牲材料层的刻蚀速率比值严格相关。在设置较低的所述功率的情况下：一方面，刻蚀腔内的等离子体能够更均匀地分布，使得中央区域、边缘区域的刻蚀速率较为一致，从而能够在中央区域、边缘区域形成深度较为均一的沟槽；另一方面，在纵向刻蚀的过程中能够使得中央区域和边缘区域的横向刻蚀速率相一致，使得中央区域和边缘区域的有源区特征尺寸较为均一。如此一来，提高了中央区域、边缘区域的器件电学性能的均一性。通过以下参照附图对本专利技术的示例性实施例的详细描述，本专利技术的其它特征、方面及其优点将会变得清楚。附图说明附图构成本说明书的一部分，其描述了本专利技术的示例性实施例，并且连同说明书一起用于解释本专利技术的原理，在附图中：图1是现有一种器件的剖面示意图，其中，中央区域和边缘区域用断开线(图中显示为单点划线)隔开；图2是本专利技术的一个实施例中沟槽的形成方法流程示意图；图3至图8是本专利技术的一个实施例中器件在不同制作阶段的剖面示意图，其中，中央区域和边缘区域用断开线(图中显示为单点划线)隔开。具体实施方式如前所述，现有衬底的中央区域与边缘区域的沟槽深度不一致，导致中央区域与边缘区域的器件电学性能存在差异。经大量研究分析发现，造成上述问题的原因为：参考图1，在进行刻蚀以形成设定深度的沟槽T时，须保证不要过多的消耗图形化光刻胶层3和氮化硅层2，因此，要求氮化硅层2与图形化光刻胶层3之间、衬底1与图形化光刻胶层3之间均具有高刻蚀选择比。而采用所述高刻蚀选择比时，刻蚀工艺参数中的功率(包括源功率(sourcepower)、偏置功率(biaspower)中的至少一个)不能设置得太低，这会造成：一方面，刻蚀腔内的等离子体分布不均匀，进而导致中央区域10、边缘区域11的刻蚀速率不一致，使得中央区域10、边缘区域11的沟槽T深度不一致；另一方面，在纵向(即图中的竖直方向)刻蚀的过程中中央区域10、边缘区域11的横向(即图中的水平方向)刻蚀速率不相同，使得中央区域10与边缘区域11的有源区特征尺寸并不一致。鉴于此，本专利技术提供了一种改进的沟槽形成方法，其在硬掩膜层的上方形成牺牲层，牺牲层与硬掩膜层内形成有用于定义沟槽位置的开口。进行刻蚀以在衬底内形成沟槽时，由于衬底与牺牲层的刻蚀速率相近，即，衬底与牺牲层之间的刻蚀选择性不高，故能够在中央区域、边缘区域形成深度较为均一的沟槽，提高中央区域、边缘区域的器件电学性能的均一性。现在将参照附图来详细描述本专利技术的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本专利技术范围的限制。此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本专利技术及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。本专利技术提供了一种沟槽的形成方法，该沟槽的形成方法可以广泛地应用在任何需要在衬底内形成沟槽的场合。在本实施例中，以所述沟槽的形成方法应用在浅沟槽隔离结构为例，所述浅沟槽隔离结构用于定义有源区。图2是本专利技术的一个实施例中沟槽的形成方法流程示意图，图3至图8是本专利技术的一个实施例中器件在不同制作阶段的剖面示意图，其中，中央区域和边缘区域用断开线(图中显示为单点划线线)隔开。下面结合图2至图8对本专利技术实施例的沟槽制作方法做详细介绍。首先，执行图2中的步骤S1，结合图3所示，提供衬底10。衬底10包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构本文档来自技高网...

【技术保护点】
1.一种沟槽的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成硬掩膜层以及位于所述硬掩膜层之上的牺牲层，若干开口贯穿所述牺牲层和硬掩膜层；对所述衬底进行刻蚀，以在所述衬底内形成设定深度的沟槽，进行所述刻蚀时，所述衬底与牺牲层的刻蚀速率相近。

【技术特征摘要】
1.一种沟槽的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成硬掩膜层以及位于所述硬掩膜层之上的牺牲层，若干开口贯穿所述牺牲层和硬掩膜层；对所述衬底进行刻蚀，以在所述衬底内形成设定深度的沟槽，进行所述刻蚀时，所述衬底与牺牲层的刻蚀速率相近。2.如权利要求1所述的形成方法，其特征在于，当达到所述牺牲层的蚀刻终点时，停止所述刻蚀步骤。3.如权利要求1所述的形成方法，其特征在于，所述衬底与牺牲层之间的刻蚀选择比为0.8至1.2。4.如权利要求3所述的形成方法，其特征在于，所述衬底为硅衬底，所述牺牲层为多晶硅。5.如权利要求4所述的形成方法，其特征在于，所述刻蚀步骤所采用的源功率为150W～1500W、偏置功率为100W～800W。6.如权利要求4所述的形成方法，其特征在于，所述硬掩膜层为氮化硅层。7.如权利要求6所述的形成方法，其特征在于，还包括：在所述衬底上形成缓冲层，所述硬掩膜层覆盖于所述缓冲层...

【专利技术属性】
技术研发人员：尹卓，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31