本发明专利技术提供一种绝缘栅型半导体器件驱动电路,用于提供驱动例如X相的绝缘栅型半导体器件即IGBT(1)的栅极的充放电电流,其包括:采用电流镜方式来驱动IGBT(1)的恒流生成部(11)、根据驱动信号将注入到IGBT(1)的栅极的电荷释放出的放电电路(13)、以及经由缓冲器(6)向放电电路(13)提供驱动信号并且经由电平移位电路(7)向PMOS晶体管(3)的栅极输入驱动信号从而切换绝缘栅型半导体器件的栅极的充电/放电的切换电路(12)。
Driving Circuit of Insulated Gate Semiconductor Device
【技术实现步骤摘要】
【国外来华专利技术】绝缘栅型半导体器件驱动电路
本专利技术涉及对绝缘栅型半导体器件进行驱动的绝缘栅型半导体器件驱动电路,尤其涉及能够调整输出到多个绝缘栅型半导体器件的输出电流的偏差的绝缘栅型半导体器件驱动电路。
技术介绍
图7是表示对X相、Y相、Z相各相所对应的绝缘栅型半导体器件(例如IGBT(绝缘栅形双极晶体管))进行驱动的绝缘栅型半导体器件驱动电路集成后得到的现有IC(集成电路)的芯片布局的图。图7中,在下部示出了X相、Y相、Z相的各输出焊盘作为输出焊盘,在上部示出了PGND(电源接地)的焊盘、VCC(电源电压)的焊盘作为输入焊盘。图7中,由于IC的焊盘尺寸无法缩小,而且芯片面积无法增大,因此作为输入的VCC(电源电压)和PGND(电源接地)的焊盘都只设置了一个。因此,在芯片布局的结构上,例如X相、Y相、Z相这三相各自到PGND(电源接地)焊盘的接地线的布线距离对于每一相都互不相同,因此,存在主要由各相的输入和输出的布线电阻(例如IC内的布线一般使用铝或铜)所产生的输出电流会产生差异(偏差)的问题。另外,若对图7所示的芯片布局作进一步补充,则三相各自的驱动部的布局结构并不相同。因此,三相各自的驱动部的布局结构中与PGND(电源接地)焊盘相连的接地线和电源线的长度对于每一相是不同的。对于图7所示的三相各自的驱动部的布局结构,若以一个PGND为基点,对到三相的各输出焊盘(OUTX、OUTY、OUTZ)的接地线的长度进行图示,则可得到图8。其结果是,从图8所示的一个PGND焊盘经由公共布线(例如布线B)到三相的驱动部各自的低电平侧NMOS晶体管(N型场效应晶体管)的源极,再经由从各低电平侧NMOS晶体管的漏极到输出焊盘的布线(例如布线A),由此,从一个PGND焊盘到三相各输出焊盘(OUTX、OUTY、OUTZ)的接地线的长度对于每一相都是不同的,因此基于各布线长度的电阻(布线电阻)也是不同的。在图8所示的例子中,若粗略地计算一下从PGND到各相的各输出焊盘的布线电阻,则可以得到X相布线电阻<Y相布线电阻<Z相布线电阻,其中,Z相布线电阻最大。Y相布线电阻次之,X相布线电阻最小。因此,即使三相的驱动部采用相同的设计,也会如图10所示地存在最终三相各自的输出电流特性无法一致(变相同)的问题。图9A是表示三相各自(例如X相)以往的驱动部利用高电平侧的PMOS晶体管(P沟道MOS场效应晶体管)来对绝缘栅型半导体器件的栅极进行充电的方式的图。图9B是表示图9A所示的驱动部利用低电平侧的NMOS晶体管(N沟道MOS场效应晶体管)对绝缘栅型半导体器件的栅极电荷进行放电的方式的图。使用图9A和图9B,对以往的驱动电路的驱动部(输出驱动器)的结构进行说明。以往的驱动部如图9A和图9B所示,为了对X相IGBT电路60进行恒流驱动,具有恒流电路58,其中,将2个PMOS晶体管54、55设置成电流镜的结构,构成电流镜输出部的PMOS晶体管55的漏极向IGBT57的栅极注入恒定电流从而驱动IGBT57。恒流电路58内的2个PMOS晶体管(MP1、MP2)54、55形成电流镜。形成电流镜的MP1(54)、MP2(55)的源极与连接至未图示的电源电压Vcc的电源线连接,构成电流镜的输入部的MP1(54)的漏极与NMOS晶体管(MN1)52的漏极连接。MP1(54)和MP2(55)的栅极与MP1(54)的漏极连接。NMOS晶体管的MN1(52)的栅极与运算放大器(AMP1)51的输出连接。向AMP1(51)的同相输入端输入规定的基准电压V1。AMP1(52)的反相输入端与MN1(52)的源极连接。而且,MN1(52)的源极与电阻R1(53)的一端连接,电阻R1(53)的另一端与连接至PGND焊盘的接地线(GND)连接。在上述结构中,当设置于放电电路59的NMOS晶体管(MN2)56的栅极上的输入电压为低电平L时,电流镜的输入部流过规定的恒定电流,在电流镜的作用下,从次级侧的MP2(55)的漏极向X相IGBT57的栅极注入与流过输入部的电流大小成正比的电流(IOUTH),X相IGBT57的栅极被充电,栅极电压超过阈值时,X相IGBT57将导通。流过电流镜的输入部的电流值通过适当地选择与MN1(52)的源极连接的电阻R1(53)的值来进行调整。另一方面,在图9B中,当设置于低电平侧的N沟道场效应晶体管MN2(56)的栅极上的输入电压为高电平H时,放电电路59内的MN2(56)导通,沿与图9A所示的用于驱动IGBT的充电电流相反的方向流过放电电流(IOUTL),该放电电流大于充电电流,因此IGBT57的栅极的电荷将被接地(GND)吸收。以上仅对X相IGBT电路60的动作进行了说明,但对于其它的相,即Y相IGBT电路和Z相IGBT电路也是一样的,因此省略其说明。在这种情况下,图9A和图9B所示的由电源线和接地线的布线所产生的寄生电阻Rx1~Rx3对于各相互不相同,因此,即使在设计上采用相同的MOS尺寸(例如栅极宽度),各相的输出电流也会产生图10所示的差异(偏差)。图9A和图9B所示的电流镜方式中,将与连接运算放大器(AMP1)的初级侧PMOS晶体管54(MN1)的漏极中流过的电流大小成正比的电流,作为镜像效应下从次级侧PMOS晶体管55(MP2)的漏极流到X相IGBT57的栅极的驱动电流。另外,电流镜的电流调整取决于连接至运算放大器输出的NMOS晶体管(MN1)的源极与PGND之间所连接的电阻(R1)的值。这里,对图9A和图9B的说明进行补充,尽管输入到图9A和图9B的左部所示的运算放大器(AMP1)51的电压V1在三相各电路中是共用的,但由于图7的芯片内包含的生成驱动电压V1的电路(未图示)到三相各电路布局的布线距离并不相同,因此,生成驱动电压V1的电路(未图示)到PGND(电源接地)的线路和电源线上的电压降对于三相各电路布局都是互不相同的。即,由于具有不同的布线电阻,因此三相各电路的输出电流的大小产生偏差(差异)。图10是表示以往三相单一IC输出驱动器的各相(X、Y、Z)输出电流波形图,是表示接受图7所示的各相(X、Y、Z)驱动部的输出的MOS的MOS尺寸(例如栅极宽度)与输出电流大小的关系图。由图10可知,在规定的MOS尺寸下,各相(X、Y、Z)的输出电流的大小为X相>Y相>Z相,X相、Y相、Z相之间并不一致(不相同)。另外,在下述的专利文献1中公开了一种半导体装置,通过试验求出使并联连接的2个晶体管Q1、Q2的电流驱动能力相一致的栅极电压,将基于此得到的试验结果数据存储到存储器中,驱动电路将基于从存储器读取出的所述试验结果的数据而得到的电压施加到晶体管Q1、Q2的栅极,利用所施加的各栅极电压对上述晶体管Q1、Q2交替进行驱动。现有技术文献专利文献专利文献1:日本专利特开2013-098243号公报(图3)
技术实现思路
专利技术所要解决的问题在图9A和图9B所示的上述以往的电路结构例中,即使假设各相的驱动部的电路结构被设计成具有相同的性能,也会如图8所示地在三相各自到PGND的线路中存在不同的布线电阻,因此存在输出电流的大小产生偏差(差异)的问题。另外,上述专利文献1记载的半导体装置中,驱动电路从存储器读取出存储在存储器内的试验结果的数据,且驱动电路本文档来自技高网...
【技术保护点】
1.一种绝缘栅型半导体器件驱动电路,向绝缘栅型半导体器件的栅极提供驱动电流,使所述绝缘栅型半导体器件进行动作,其特征在于,包括:恒流生成部,该恒流生成部具备源极与电源线连接且构成电流镜的第一晶体管和第二晶体管、与成为所述电流镜的输入部的所述第一晶体管的漏极连接且通过对参考值调整电阻施加基准电压来生成恒定电流的恒流电路、及调整所述参考值调整电阻的电阻值的电阻值校正电路,所述恒流生成部将成为所述电流镜的输出部的所述第二晶体管的漏极与所述绝缘栅型半导体器件的栅极连接;以及放电电路,该放电电路通过向第三晶体管的栅极输入驱动信号,将注入到所述绝缘栅型半导体器件的栅极的电流释放出,而且,所述放电电路利用MOS尺寸校正电路对所述第三晶体管的MOS尺寸进行校正,调整从所述绝缘栅型半导体器件的栅极经由所述第三晶体管的漏极‑源极流入接地线的电流量。
【技术特征摘要】
【国外来华专利技术】2017.02.17 JP 2017-0276571.一种绝缘栅型半导体器件驱动电路,向绝缘栅型半导体器件的栅极提供驱动电流,使所述绝缘栅型半导体器件进行动作,其特征在于,包括:恒流生成部,该恒流生成部具备源极与电源线连接且构成电流镜的第一晶体管和第二晶体管、与成为所述电流镜的输入部的所述第一晶体管的漏极连接且通过对参考值调整电阻施加基准电压来生成恒定电流的恒流电路、及调整所述参考值调整电阻的电阻值的电阻值校正电路,所述恒流生成部将成为所述电流镜的输出部的所述第二晶体管的漏极与所述绝缘栅型半导体器件的栅极连接;以及放电电路,该放电电路通过向第三晶体管的栅极输入驱动信号,将注入到所述绝缘栅型半导体器件的栅极的电流释放出,而且,所述放电电路利用MOS尺寸校正电路对所述第三晶体管的MOS尺寸进行校正,调整从所述绝缘栅型半导体器件的栅极经由所述第三晶体管的漏极-源极流入接地线的电流量。2.如权利要求1所述的绝缘栅型半导体器件驱动电路,其特征在于,所述电阻值校正电路具有将多个由MOS晶体管和调整电阻构成的并联电路串联连接而形成的串联电路,向多个所述并联电路的MOS晶体管各自的栅极输入从PROM输出的信号,使所述MOS晶体管导通/截止,并将由此得到的所述串联电路的合成电阻作为所述参考值调整电阻。3.如权利要求1所述的绝缘栅型半导体器件驱动电路,其特征在于,所述电阻值校正电路具有将多个由MOS晶体管和调整电阻构成的串联电路并联连接而形成的并联电路,向多个所述串联电路的所述MOS晶体管各自的栅极输入从PROM输出的信号,使所述MOS晶体管导通/截止,并将由此得到的所述并联电路的合成电阻作为所述参考值调整电阻。4.一种绝缘栅型半导体器件驱动电路,向绝缘栅型半导体器件的栅极提供驱动电流,使所述绝缘栅型半导体器件进行动作,其特征在于,包括:恒流生成部,该恒流生成部具备源极与电源线连接且构成电流镜电路的第一晶体管和第二晶体管、与成为所述电流镜电路的输入部的所述第...
【专利技术属性】
技术研发人员:森贵浩,
申请(专利权)人:富士电机株式会社,
类型:发明
国别省市:日本,JP
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