一种半导体器件的制造方法技术

技术编号:21063212 阅读:37 留言:0更新日期:2019-05-08 08:40
本发明专利技术提供一种半导体器件的制造方法,所述方法包括:提供半导体衬底,所述半导体衬底上形成有栅极堆叠结构,在所述栅极结构两侧的半导体衬底中形成凹槽;在所述凹槽中形成主体层,以完全填充所述凹槽;对所述主体层执行回流步骤,使所述主体层表面的原子发生迁移。采用本发明专利技术的方法,在形成主体层后,对所述主体层执行回流步骤,使所述主体层表面的原子发生迁移,原来的生长最慢的晶面被破坏,生成生长速度较快的晶面,这些生长速度较快的晶面有利于在后续工艺中生长出较厚的帽层,避免在刻蚀形成接触孔的过程中发生穿通问题,进而提高半导体器件性能和良率。

A Manufacturing Method of Semiconductor Devices

【技术实现步骤摘要】
一种半导体器件的制造方法
本专利技术涉及半导体
,具体而言涉及一种半导体器件的制造方法。
技术介绍
随着半导体器件集成度的持续增加以及与这些器件相关的临界尺寸的持续减小,特别是进行到28nm及其以下技术节点,半导体器件由于极短沟道而凸显了各种不利的物理效应,特别是短沟道效应(ShortChannelEffect,SCE),使得器件性能和可靠性退化,限制了特征尺寸的进一步缩小。通过引入应力源,可以获得更高的沟道迁移性和工作电流,改善器件的短沟道效应,从而提高器件的性能。例如,在PMOS(P-Metal-Oxide-Semiconductor,P型金属氧化物半导体)中,由于Ge的半径大于Si的半径,因此源漏区的SiGe可以对沟道产生压应力,并且提高了PMOS的空穴迁移率;另一方面,在NMOS(N-Metal-Oxide-Semiconductor,N型金属氧化物半导体)中,由于C的半径小于Si的半径,因此源漏区的SiC可以对沟道产生拉应力并增强NMOS的电子迁移率。其中,形成的SiGe或SiC的薄膜质量对控制源漏区的应力源很重要。目前,主要通过引入诸如掺杂硼的嵌入式SiGe和掺杂磷的嵌入式SiC的应力源,以获得更高的沟道迁移率。然而,在掺杂硼的嵌入式SiGe工艺和掺杂磷的嵌入式SiC工艺中,需要非常干净的界面,以确保其高质量的外延生长。目前主要通过在外延生长中实施的SiCoNi预清洗工艺来满足这一要求。然而,按照目前的源漏区的SiGe生长工艺,由于[111]晶面的生长速度比其它晶面的生长速度慢,因而在有源区(ActiveArea)与浅沟槽隔离结构(STI)交界的区域生长出的帽层(caplayer)的厚度会比较薄,在后续的刻蚀形成接触孔的过程中,很容易造成穿通问题。本专利技术的目的在于提供一种半导体器件的制造方法,以解决上述技术问题。
技术实现思路

技术实现思路
部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术提供一种半导体器件的制造方法,所述方法包括:提供半导体衬底,所述半导体衬底上形成有栅极堆叠结构,在所述栅极结构两侧的半导体衬底中形成凹槽;在所述凹槽中形成主体层,以完全填充所述凹槽;对所述主体层执行回流步骤,使所述主体层表面的原子发生迁移。进一步,所述回流步骤的工作气体包括氢气。进一步,所述回流步骤的工艺条件为:压力0.1-600Torr,温度400-850℃,处理时间10s-30min。进一步,在所述回流步骤之后,所述方法还包括在所述主体层表面形成帽层的步骤。进一步,在所述形成凹槽的步骤后,在所述形成主体层的步骤之前,所述方法还包括在所述凹槽中形成籽晶层的步骤。进一步,在所述形成凹槽的步骤后,在所述形成籽晶层的步骤之前,所述方法还包括对所述凹槽进行预处理的步骤。进一步,所述主体层包括嵌入式锗硅层。进一步,形成所述嵌入式锗硅层的方法包括低压化学气相沉积、常压化学气相沉积或分子束外延。进一步,所述凹槽包括∑状凹槽。进一步,所述预处理的方法包括SiCoNi预清洗工艺。综上所述,根据本专利技术的方法,在形成主体层后,对所述主体层执行回流步骤,使所述主体层表面的原子发生迁移,原来的生长最慢的晶面被破坏,生成生长速度较快的晶面,这些生长速度较快的晶面有利于在后续工艺中生长出较厚的帽层,避免在刻蚀形成接触孔的过程中发生穿通问题,进而提高半导体器件性能和良率。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述,用来解释本专利技术的原理。附图中:图1为按照目前的源漏区的SiGe生长工艺,各晶面的生长速度示意图;图2为本专利技术实施例一的半导体器件的主要工艺流程示意图;图3A‐3H为根据本专利技术的实施例一的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。具体实施方式在下文的描述中,给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本专利技术发生混淆,对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术,将在下列的描述中提出详细的步骤,以便阐释本专利技术提出的半导体器件的制造方法。显然,本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下,然而除了这些详细描述外,本专利技术还可以具有其他实施方式。应当理解的是,当在本说明书中使用术语“包含”和/或“包括”时,其指明存在所述特征、整体、步骤、操作、元件和/或组件,但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。按照目前的源漏区的SiGe生长工艺,对源漏区形成的凹槽进行预处理,然后依次形成籽晶层(seedlayer)、主体层(bulklayer)和帽层(caplayer),图1所示为各晶面的生长速度示意图,由于(111)晶面的生长速度比其它晶面的生长速度低,因而在有源区(ActiveArea)与浅沟槽隔离结构(STI)交界的区域生长出的帽层的厚度会比较薄,约为5nm,在后续的刻蚀形成接触孔的过程中,很容易造成穿通问题。鉴于上述问题的存在,本专利技术提出了一种半导体器件的制造方法,如图2所示,其包括以下主要步骤:在步骤S201中,提供半导体衬底,所述半导体衬底上形成有栅极堆叠结构,在所述栅极结构两侧的半导体衬底中形成凹槽;在步骤S202中,在所述凹槽中形成主体层,以完全填充所述凹槽;在步骤S203中,对所述主体层执行回流步骤,使所述主体层表面的原子发生迁移。根据本专利技术的方法,在形成主体层后,对所述主体层执行回流步骤,使所述主体层表面的原子发生迁移,原来的生长最慢的晶面被破坏,生成生长速度较快的晶面,这些生长速度较快的晶面有利于在后续工艺中生长出较厚的帽层,避免在刻蚀形成接触孔的过程中发生穿通问题,进而提高半导体器件性能和良率。以P型金属‐氧化物半导体场效应晶体管(Metal‐Oxide‐SemiconductorField‐EffectTransistor,MOSFET)为例,参照图3A‐图3H,其中示出了根据本专利技术实施例的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。首先,如图3A所示,提供半导体衬底301,所述半导体衬底301上形成有图案化的栅极堆叠结构302,在所述栅极堆叠结构302两侧以及未被所述栅极堆叠结构302覆盖的半导体衬底301上形成偏移侧壁303,然后采用轻掺杂工艺(LightlyDopedDrain,LDD)对所述半导体衬底301中临近所述栅极堆叠结构302的区域进行离子注入并退火,以在半导体衬底301的临近所述栅极堆叠结构302的区域中形成轻掺杂漏(LDD)离子注入区(图中未示出)。具体地,所述半导体衬底301的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S‐SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等,还可以采用氮化镓(GaN)、氮化铝(AlN)、氮化铟(I本文档来自技高网
...

【技术保护点】
1.一种半导体器件的制造方法,其特征在于,包括以下步骤:提供半导体衬底,所述半导体衬底上形成有栅极堆叠结构,在所述栅极结构两侧的半导体衬底中形成凹槽;在所述凹槽中形成主体层,以完全填充所述凹槽;对所述主体层执行回流步骤,使所述主体层表面的原子发生迁移。

【技术特征摘要】
1.一种半导体器件的制造方法,其特征在于,包括以下步骤:提供半导体衬底,所述半导体衬底上形成有栅极堆叠结构,在所述栅极结构两侧的半导体衬底中形成凹槽;在所述凹槽中形成主体层,以完全填充所述凹槽;对所述主体层执行回流步骤,使所述主体层表面的原子发生迁移。2.根据权利要求1所述的方法,其特征在于,所述回流步骤的工作气体包括氢气。3.根据权利要求1所述的方法,其特征在于,所述回流步骤的工艺条件为:压力0.1-600Torr,温度400-850℃,处理时间10s-30min。4.根据权利要求1所述的方法,其特征在于,在所述回流步骤之后,所述方法还包括在所述主体层表面形成帽层的步骤。5.根据权利要求1...

【专利技术属性】
技术研发人员:蔡国辉
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1