【技术实现步骤摘要】
用于生成正电压和负电压的电压倍增器电路优先权要求本申请要求2017年10月23日提交的美国临时专利申请No.62/575692的优先权,其公开内容通过引用并入本文。
本专利技术涉及被配置为生成正电压和负电压的电压倍增(例如,双倍)电路。
技术介绍
参考图1,其示出了电压倍增器电路100的电路图。电路100包括n沟道MOS晶体管MN1(具有耦合到节点A的源极端子和耦合到节点NA1的漏极端子)和n沟道MOS晶体管MN2(具有耦合到节点A的源极端子和耦合到节点NA2的漏极端子)。晶体管MN1和晶体管MN2交叉耦合,其中晶体管MN1的栅极端子在节点NA2耦合到晶体管MN2的漏极端子,并且晶体管MN2的栅极端子在节点NA1耦合到晶体管MN1的漏极端子。电路100还包括n沟道MOS晶体管MN3(具有耦合到节点NA1的源极端子和耦合到节点NB1的漏极端子)和n沟道MOS晶体管MN4(具有耦合到节点NA2的源极端子和耦合到的节点NB2的漏极端子)。晶体管MN3和晶体管MN4交叉耦合,其中晶体管MN3的栅极端子在节点NA2耦合到晶体管MN4的源极端子,并且晶体管MN4的栅极端子在节点NA1耦合到晶体管MN3的源极端子。电路100还包括n沟道MOS晶体管MN5(具有耦合到节点B的漏极端子和耦合到节点NA1的源极端子)和n沟道MOS晶体管MN6(具有耦合到节点B的漏极端子和耦合到节点NA2的源极端子)。晶体管MN5的栅极端子耦合到节点NB1,并且晶体管MN6的栅极端子耦合到节点NB2。电容器C1具有耦合到节点NA1的一个端子和被耦合以接收时钟信号CK的另一端子。电容器C2具有耦 ...
【技术保护点】
1.一种电路,包括:电压倍增器电路,包括:第一节点,当所述电压倍增器电路被配置用于以正电压升压模式操作时,被配置为接收第一电压,并且当所述电路被配置用于以负电压升压模式操作时,被配置为输出负电压;第二节点,当所述电压倍增器电路被配置用于以所述正电压升压模式操作时,被配置为输出超过所述第一电压的正电压,并且当所述电路被配置用于以负电压升压模式操作时,被配置为接收超过所述负电压的第二电压;和具有相同导电类型并共享公共主体的多个晶体管,所述公共主体未与所述多个晶体管中的任何晶体管的源极连接;以及偏置生成器电路,被耦合以从所述第一节点接收第一电压并且从所述第二节点接收第二电压,所述偏置生成器电路被配置为将所述第一电压和所述第二电压中的较低电压施加到所述公共主体。
【技术特征摘要】
2017.10.23 US 62/575,692;2018.10.17 US 16/162,6681.一种电路,包括:电压倍增器电路,包括:第一节点,当所述电压倍增器电路被配置用于以正电压升压模式操作时,被配置为接收第一电压,并且当所述电路被配置用于以负电压升压模式操作时,被配置为输出负电压;第二节点,当所述电压倍增器电路被配置用于以所述正电压升压模式操作时,被配置为输出超过所述第一电压的正电压,并且当所述电路被配置用于以负电压升压模式操作时,被配置为接收超过所述负电压的第二电压;和具有相同导电类型并共享公共主体的多个晶体管,所述公共主体未与所述多个晶体管中的任何晶体管的源极连接;以及偏置生成器电路,被耦合以从所述第一节点接收第一电压并且从所述第二节点接收第二电压,所述偏置生成器电路被配置为将所述第一电压和所述第二电压中的较低电压施加到所述公共主体。2.根据权利要求1所述的电路,其中所述偏置生成器电路包括:第一偏置晶体管和第二偏置晶体管,具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径,并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。3.根据权利要求2所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述电压倍增器电路的所述多个晶体管相同的导电类型。4.根据权利要求3所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述电压倍增器电路的所述多个晶体管的源极和漏极形成在所述公共主体中。5.根据权利要求1所述的电路,其中所述电压倍增器电路包括:第一中间节点和第二中间节点,分别被电容性地耦合以接收第一时钟信号的相反的相位;和第三中间节点和第四中间节点,分别被电容性地耦合以接收第二时钟信号的相反的相位。6.根据权利要求5所述的电路,其中所述电压倍增器电路的所述多个晶体管包括以交叉耦合配置连接的第一晶体管和第二晶体管,其中所述第一晶体管耦合在所述第一节点和所述第一中间节点之间,并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间。7.根据权利要求6所述的电路,还包括以交叉耦合配置连接的第三晶体管和第四晶体管,其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间,并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间。8.根据权利要求7所述的电路,还包括:第五晶体管,耦合在所述第一中间节点和所述第二节点之间,并且具有耦合到所述第三中间节点的控制端子;和第六晶体管,耦合在所述第二中间节点和所述第二节点之间,并且具有耦合到所述第四中间节点的控制端子。9.根据权利要求8所述的电路,其中所述第一晶体管至所述第六晶体管都是n沟道MOS晶体管。10.根据权利要求9所述的电路,其中所述第一晶体管至所述第六晶体管以三阱技术实现,所述三阱技术包括p型区域、在所述p型区域中的隔离的n型阱和在所述隔离的n型阱中形成所述公共主体的p型阱。11.根据权利要求10所述的电路,还包括附加偏置,所述附加偏置用于将所述隔离的n型阱偏置在至少与在所述p型区域处的电压和在所述公共主体处的电压一样高的电压电平。12.根据权利要求10所述的电路,其中所述偏置生成器电路包括:第一偏置晶体管和第二偏置晶体管,具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径,并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。13.根据权利要求12所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述电压倍增器电路的所述第一晶体管至所述第六晶体管相同的导电类型。14.根据权利要求13所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述电压倍增器电路的所述第一至第六晶体管的源极和漏极形成在所述公共主体中。15.根据权利要求5所述的电路,其中所述电压倍增器电路的所述多个晶体管包括第一晶体管和第二晶体管,其中所述第一晶体管耦合在所述第一节点和所述第一中间节点之间,并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间。16.根据权利要求15所述的电路,还包括第三晶体管和第四晶体管,其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间,并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间,其中所述第一晶体管和所述第四晶体管的栅极耦合到所述第三中间节点,并且其中所述第二晶体管和所述第三晶体管的栅极耦合到所述第四中间节点。17.根据权利要求16所述的电路,还包括:第五晶体管,耦合在所述第一中间节点和所述第二节点之间,并且具有耦合到所述第四中间节点的控制端子;和第六晶体管,耦合在所述第二中间节点和所述第二节点之间,并且具有耦合到所述第三中间节点的控制端子。18.根据权利要求17所述的电路,其中所述第一晶体管至所述第六晶体管都是n沟道MOS晶体管。19.根据权利要求18所述的电路,其中所述第一晶体管至所述第六晶体管以三阱技术实现,所述三阱技术包括p型区域、在所述p型区域中的隔离的n型阱和在所述隔离的n型阱中形成所述公共主体的p型阱。20.根据权利要求19所述的电路,还包括附加偏置,所述附加偏置用于将所述隔离的n型阱偏置在至少与在所述p型区域的电压和在所述公共主体的电压一样高的电压电平。21.根据权利要求19所述的电路,其中所述偏置生成器电路包括:第一偏置晶体管和第二偏置晶体管,具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径,并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。22.根据权利要求21所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述电压倍增器电路的所述第一晶体管至所述第六晶体管相同的导电类型。23.根据权利要求22所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述电压倍增器电路的所述第一晶体管至所述第六晶体管的源极和漏极形成在所述公共主体中。24.根据权利要求5所述的电路,其中所述第一时钟信号具有第一高电压电平,并且其中所述第二时钟信号具有与所述第一高电压电平不同的第二高电压电平。25.根据权利要求5所述的电路,其中所述第一时钟信号和所述第二时钟信号具有对准的相位。26.一种电路,包括:第一节点;第二节点;第一晶体管和第二晶体管,以交叉耦合配置连接,其中所述第一晶体管耦合在所述第一节点和第一中间节点之间,并且所述第二晶体管耦合在所述第一节点和第二中间节点之间;第三晶体管和第四晶体管,以交叉耦合配置连接,其中所述第三晶体管耦合在所述第一中间节点和第三中间节点之间,并且所述第四晶体管耦合在所述第二中间节点和第四中间节点之间;第五晶体管,耦合在所述第一中间节点和所述第二节点之间,并且具有耦合到所述第三中间节点的控制端子;第六晶体管,耦合在所述第二中间节点和所述第二节点之间,并且具有耦合到所述第四中间节点的控制端子;其中所述第一晶体管至所述第六晶体管共享公共主体,所述公共主体未与所述第一晶体管至所述第六晶体管中...
【专利技术属性】
技术研发人员:V·拉纳,
申请(专利权)人:意法半导体国际有限公司,
类型:发明
国别省市:荷兰,NL
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