用于生成正电压和负电压的电压倍增器电路制造技术

技术编号:21006529 阅读:29 留言:0更新日期:2019-04-30 22:09
本公开的实施例涉及用于生成正电压和负电压的电压倍增器电路。一种电压倍增器电路支持既在正电压升压模式中操作以从第一节点到第二节点正向升压,又在负电压升压模式中操作以从第二节点到第一节点负向升压。电压倍增器电路由共享公共主体的相同导电类型的晶体管形成,该公共主体未与任何的电压倍增器电路晶体管的源极连接。偏置生成器电路被耦合以从第一节点接收第一电压并从第二节点接收第二电压。偏置生成器电路操作以将第一电压和第二电压中的较低电压施加到公共主体。

【技术实现步骤摘要】
用于生成正电压和负电压的电压倍增器电路优先权要求本申请要求2017年10月23日提交的美国临时专利申请No.62/575692的优先权,其公开内容通过引用并入本文。
本专利技术涉及被配置为生成正电压和负电压的电压倍增(例如,双倍)电路。
技术介绍
参考图1,其示出了电压倍增器电路100的电路图。电路100包括n沟道MOS晶体管MN1(具有耦合到节点A的源极端子和耦合到节点NA1的漏极端子)和n沟道MOS晶体管MN2(具有耦合到节点A的源极端子和耦合到节点NA2的漏极端子)。晶体管MN1和晶体管MN2交叉耦合,其中晶体管MN1的栅极端子在节点NA2耦合到晶体管MN2的漏极端子,并且晶体管MN2的栅极端子在节点NA1耦合到晶体管MN1的漏极端子。电路100还包括n沟道MOS晶体管MN3(具有耦合到节点NA1的源极端子和耦合到节点NB1的漏极端子)和n沟道MOS晶体管MN4(具有耦合到节点NA2的源极端子和耦合到的节点NB2的漏极端子)。晶体管MN3和晶体管MN4交叉耦合,其中晶体管MN3的栅极端子在节点NA2耦合到晶体管MN4的源极端子,并且晶体管MN4的栅极端子在节点NA1耦合到晶体管MN3的源极端子。电路100还包括n沟道MOS晶体管MN5(具有耦合到节点B的漏极端子和耦合到节点NA1的源极端子)和n沟道MOS晶体管MN6(具有耦合到节点B的漏极端子和耦合到节点NA2的源极端子)。晶体管MN5的栅极端子耦合到节点NB1,并且晶体管MN6的栅极端子耦合到节点NB2。电容器C1具有耦合到节点NA1的一个端子和被耦合以接收时钟信号CK的另一端子。电容器C2具有耦合到节点NA2的一个端子和被耦合以接收时钟信号CKN(其是时钟信号CK的逻辑反相)的另一端子。自举电容器Cbs1具有耦合到节点NB1的一个端子和被耦合以接收时钟信号CKH的另一端子。自举电容器Cbs2具有耦合到节点NB2的一个端子和被耦合以接收时钟信号CKHN(其是时钟信号CKH的逻辑反相)的另一端子。使用在图2中所示的时钟电压升压电路110从时钟信号CK和CKN生成时钟信号CKH和CKHN。电路110包括n沟道MOS晶体管112(具有耦合到正电源电压节点VDD的源极端子和耦合到节点114的漏极端子)和n沟道MOS晶体管116(具有耦合到VDD节点的源极端子和耦合到节点118的漏极端子)。晶体管112和晶体管116交叉耦合,其中晶体管112的栅极端子在节点118耦合到晶体管116的漏极端子,并且晶体管116的栅极端子在节点114耦合到晶体管112的漏极端子。电容器C1'具有耦合到节点114的一个端子和被耦合以接收时钟信号CK的另一端子。电容器C2'具有耦合到节点118的一个端子和被耦合以接收时钟信号CKN的另一端子。CMOS反相器120具有耦合到VDD节点的输入和生成时钟信号CKH的输出。反相器120中的p沟道MOS晶体管的源极端子耦合到节点114,并且反相器120中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CK。CMOS反相器122具有耦合到VDD节点的输入和生成时钟信号CKHN的输出。反相器122中的p沟道MOS晶体管的源极端子耦合到节点118,并且反相器122中的n沟道MOS晶体管的源极端子被耦合以接收时钟信号CKN。时钟电压升压电路110用于将时钟信号CK和CKN进行电平移位以生成时钟信号CKH和CKHN。图3A示出了时钟信号CK和CKN的波形。图3B示出了时钟信号CKH和CKHN的波形。应当注意,时钟电压升压电路110用于将时钟信号CKH和CKHN的高电压电平升压到2*VDD,其中时钟信号CK和CKN的高电压电平为VDD。时钟信号CKH和CKHN分别具有与时钟信号CK和CKN相同的相位。图1的电压倍增器电路100可操作以生成正电压或负电压。当电压倍增器电路100用作正电压倍增器电路(即,以高正电压模式操作)时,诸如电源电压VDD的输入电压连接到节点A并且在节点B生成诸如2*VDD的高正电压的输出电压。相反,当电压倍增器电路100用作负电压倍增器电路(即,以高负电压模式操作)时,诸如接地电源电压GND的输入电压连接到节点B并且在节点A生成诸如-VDD的高负电压的输出电压。电压倍增器电路100有利地仅根据两个时钟(CK/CKH和CKN/CKHN)操作。在高正电压模式下电压倍增器电路100如下操作:首先,假设没有时钟。在这种情况下,节点NA1和节点NA2将被充电到VDD-Vt电压电平,其中Vt是n沟道MOS晶体管MN1和MN2的阈值电压。现在,假设施加时钟信号。如果时钟信号CK处于VDD电压电平并且时钟信号CKN处于0(接地GND)电压电平,则时钟信号CKH处于2*VDD电压电平并且时钟信号CKHN处于0电压电平。在该配置中,节点NA1将移位到2VDD-Vt电压电平,并且节点NA2将移位到VDD电压电平。由于晶体管MN3和晶体管MN4之间的交叉耦合,节点NB1将被充电到3*VDD电压电平,并且节点NB2将被充电到VDD电压电平。当节点NB1处于3*VDD电压电平并且节点NA1处于2*VDD电压电平时,n沟道MOS晶体管MN5具有足够的Vgs(栅极到源极电压),以将2*VDD电压从节点NA1传递至节点B。以这种方式,高正电压被生成(高于输入电源电压VDD)并被传递以用于输出。因此,在高正电压模式操作期间,将电压VDD施加在节点A,并且在节点B生成2*VDD电压。在时钟的相反的相位期间,节点NA1和节点NA2在VDD电压电平和2*VDD电压电平之间切换。类似地,节点NB1和节点NB2在VDD电压电平和3*VDD电压电平之间切换。在高负电压模式下电压倍增器电路100如下操作:在接地基准电压GND被施加到节点B的情况下,当时钟信号CKH转变为2*VDD电压电平时,时钟信号CK同时处于VDD电压电平,并且n沟道MOS晶体管MN5导通且节点NA1被充电至0(GND)电压电平。在下一时钟周期期间,时钟信号CKH从2*VDD电压电平切换到0电压电平,其中时钟信号CK从VDD电压电平改变到0电压电平,因此节点NA1从0电压电平转换到-VDD电压电平。而且,节点NB1经由晶体管MN3和晶体管MN5的关断而放电到-VDD电压电平。以这种方式,节点NA1也变为-VDD电压电平。由于时钟信号CKN和CKHN的影响,节点NA2经由晶体管MN6被充电到0(GND)电压电平。当NA2处于0电压电平,且NA1处于-VDD电压电平时,该配置导致晶体管MN1导通并将-VDD电压电平电压传递到节点A。在该负高电压操作模式中,节点NA1和节点NA2在0电压电平和-VDD电压电平之间切换,反之亦然。类似地,节点NB1和节点NB2在VDD电压电平和-VDD电压电平之间切换,反之亦然。应当注意,在假定在输出处没有电流负载且没有电荷损失时的理想的操作情况下,提及正操作模式和负操作模式中的前述电压电平。将电路100实施成集成电路利用三个不同的隔离的P型阱(PWELL)以用于晶体管的主体(体)。那些PWELL包括:用于晶体管MN1和MN2的主体的与节点A关联的第一PWELL、用于晶体管MN3和MN5的主体的与节点NA1关联的第二PWELL、用于晶体管MN4和MN6的主体的与节点本文档来自技高网...

【技术保护点】
1.一种电路,包括:电压倍增器电路,包括:第一节点,当所述电压倍增器电路被配置用于以正电压升压模式操作时,被配置为接收第一电压,并且当所述电路被配置用于以负电压升压模式操作时,被配置为输出负电压;第二节点,当所述电压倍增器电路被配置用于以所述正电压升压模式操作时,被配置为输出超过所述第一电压的正电压,并且当所述电路被配置用于以负电压升压模式操作时,被配置为接收超过所述负电压的第二电压;和具有相同导电类型并共享公共主体的多个晶体管,所述公共主体未与所述多个晶体管中的任何晶体管的源极连接;以及偏置生成器电路,被耦合以从所述第一节点接收第一电压并且从所述第二节点接收第二电压,所述偏置生成器电路被配置为将所述第一电压和所述第二电压中的较低电压施加到所述公共主体。

【技术特征摘要】
2017.10.23 US 62/575,692;2018.10.17 US 16/162,6681.一种电路,包括:电压倍增器电路,包括:第一节点,当所述电压倍增器电路被配置用于以正电压升压模式操作时,被配置为接收第一电压,并且当所述电路被配置用于以负电压升压模式操作时,被配置为输出负电压;第二节点,当所述电压倍增器电路被配置用于以所述正电压升压模式操作时,被配置为输出超过所述第一电压的正电压,并且当所述电路被配置用于以负电压升压模式操作时,被配置为接收超过所述负电压的第二电压;和具有相同导电类型并共享公共主体的多个晶体管,所述公共主体未与所述多个晶体管中的任何晶体管的源极连接;以及偏置生成器电路,被耦合以从所述第一节点接收第一电压并且从所述第二节点接收第二电压,所述偏置生成器电路被配置为将所述第一电压和所述第二电压中的较低电压施加到所述公共主体。2.根据权利要求1所述的电路,其中所述偏置生成器电路包括:第一偏置晶体管和第二偏置晶体管,具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径,并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。3.根据权利要求2所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述电压倍增器电路的所述多个晶体管相同的导电类型。4.根据权利要求3所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述电压倍增器电路的所述多个晶体管的源极和漏极形成在所述公共主体中。5.根据权利要求1所述的电路,其中所述电压倍增器电路包括:第一中间节点和第二中间节点,分别被电容性地耦合以接收第一时钟信号的相反的相位;和第三中间节点和第四中间节点,分别被电容性地耦合以接收第二时钟信号的相反的相位。6.根据权利要求5所述的电路,其中所述电压倍增器电路的所述多个晶体管包括以交叉耦合配置连接的第一晶体管和第二晶体管,其中所述第一晶体管耦合在所述第一节点和所述第一中间节点之间,并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间。7.根据权利要求6所述的电路,还包括以交叉耦合配置连接的第三晶体管和第四晶体管,其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间,并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间。8.根据权利要求7所述的电路,还包括:第五晶体管,耦合在所述第一中间节点和所述第二节点之间,并且具有耦合到所述第三中间节点的控制端子;和第六晶体管,耦合在所述第二中间节点和所述第二节点之间,并且具有耦合到所述第四中间节点的控制端子。9.根据权利要求8所述的电路,其中所述第一晶体管至所述第六晶体管都是n沟道MOS晶体管。10.根据权利要求9所述的电路,其中所述第一晶体管至所述第六晶体管以三阱技术实现,所述三阱技术包括p型区域、在所述p型区域中的隔离的n型阱和在所述隔离的n型阱中形成所述公共主体的p型阱。11.根据权利要求10所述的电路,还包括附加偏置,所述附加偏置用于将所述隔离的n型阱偏置在至少与在所述p型区域处的电压和在所述公共主体处的电压一样高的电压电平。12.根据权利要求10所述的电路,其中所述偏置生成器电路包括:第一偏置晶体管和第二偏置晶体管,具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径,并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。13.根据权利要求12所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述电压倍增器电路的所述第一晶体管至所述第六晶体管相同的导电类型。14.根据权利要求13所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述电压倍增器电路的所述第一至第六晶体管的源极和漏极形成在所述公共主体中。15.根据权利要求5所述的电路,其中所述电压倍增器电路的所述多个晶体管包括第一晶体管和第二晶体管,其中所述第一晶体管耦合在所述第一节点和所述第一中间节点之间,并且其中所述第二晶体管耦合在所述第一节点和所述第二中间节点之间。16.根据权利要求15所述的电路,还包括第三晶体管和第四晶体管,其中所述第三晶体管耦合在所述第一中间节点和所述第三中间节点之间,并且其中所述第四晶体管耦合在所述第二中间节点和所述第四中间节点之间,其中所述第一晶体管和所述第四晶体管的栅极耦合到所述第三中间节点,并且其中所述第二晶体管和所述第三晶体管的栅极耦合到所述第四中间节点。17.根据权利要求16所述的电路,还包括:第五晶体管,耦合在所述第一中间节点和所述第二节点之间,并且具有耦合到所述第四中间节点的控制端子;和第六晶体管,耦合在所述第二中间节点和所述第二节点之间,并且具有耦合到所述第三中间节点的控制端子。18.根据权利要求17所述的电路,其中所述第一晶体管至所述第六晶体管都是n沟道MOS晶体管。19.根据权利要求18所述的电路,其中所述第一晶体管至所述第六晶体管以三阱技术实现,所述三阱技术包括p型区域、在所述p型区域中的隔离的n型阱和在所述隔离的n型阱中形成所述公共主体的p型阱。20.根据权利要求19所述的电路,还包括附加偏置,所述附加偏置用于将所述隔离的n型阱偏置在至少与在所述p型区域的电压和在所述公共主体的电压一样高的电压电平。21.根据权利要求19所述的电路,其中所述偏置生成器电路包括:第一偏置晶体管和第二偏置晶体管,具有在所述第一节点和所述第二节点之间的、在公共源极处串联耦合的源极-漏极路径,并且其中所述第一偏置晶体管和所述第二偏置晶体管的栅极分别交叉耦合到所述第二偏置晶体管和所述第一偏置晶体管的漏极。22.根据权利要求21所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管具有与所述电压倍增器电路的所述第一晶体管至所述第六晶体管相同的导电类型。23.根据权利要求22所述的电路,其中所述第一偏置晶体管和所述第二偏置晶体管的源极和漏极与所述电压倍增器电路的所述第一晶体管至所述第六晶体管的源极和漏极形成在所述公共主体中。24.根据权利要求5所述的电路,其中所述第一时钟信号具有第一高电压电平,并且其中所述第二时钟信号具有与所述第一高电压电平不同的第二高电压电平。25.根据权利要求5所述的电路,其中所述第一时钟信号和所述第二时钟信号具有对准的相位。26.一种电路,包括:第一节点;第二节点;第一晶体管和第二晶体管,以交叉耦合配置连接,其中所述第一晶体管耦合在所述第一节点和第一中间节点之间,并且所述第二晶体管耦合在所述第一节点和第二中间节点之间;第三晶体管和第四晶体管,以交叉耦合配置连接,其中所述第三晶体管耦合在所述第一中间节点和第三中间节点之间,并且所述第四晶体管耦合在所述第二中间节点和第四中间节点之间;第五晶体管,耦合在所述第一中间节点和所述第二节点之间,并且具有耦合到所述第三中间节点的控制端子;第六晶体管,耦合在所述第二中间节点和所述第二节点之间,并且具有耦合到所述第四中间节点的控制端子;其中所述第一晶体管至所述第六晶体管共享公共主体,所述公共主体未与所述第一晶体管至所述第六晶体管中...

【专利技术属性】
技术研发人员:V·拉纳
申请(专利权)人:意法半导体国际有限公司
类型:发明
国别省市:荷兰,NL

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