一种3D堆叠的图像传感器制造技术

本发明专利技术公开了一种3D堆叠的图像传感器，包括像素阵列、模数转换单元阵列以及存储器阵列。所述图像传感器由上下堆叠的上层芯片和下层芯片组成。所述像素阵列包括多个像素单元，用于将光信号转换为模拟电信号，其位于所述上层芯片。所述模数转换单元阵列包括多个模数转换单元，用于将所述模拟电信号转换为数字电信号，其位于所述下层芯片。所述存储器阵列包括存储单元阵列和逻辑电路阵列，所述存储单元阵列包括多个用于存储经转换的数字电信号的存储单元，所述逻辑电路阵列包括多个用于控制所述多个存储单元读出和写入的逻辑电路。其中所述存储单元阵列位于所述上层芯片且位于所述像素阵列下方，所述存储器阵列的逻辑电路阵列位于所述上层芯片或所述下层芯片。本发明专利技术能够提升图像传感器帧率。

\u4e00\u79cd3D\u5806\u53e0\u7684\u56fe\u50cf\u4f20\u611f\u5668

The invention discloses a 3D stacked image sensor, which comprises a pixel array, an analog-to-digital conversion unit array and a memory array. The image sensor is composed of upper and lower stacked chips. The pixel array comprises a plurality of pixel units for converting optical signals into analog electrical signals, which are located on the upper chip. The analog-to-digital conversion unit array comprises a plurality of analog-to-digital conversion units for converting the analog electrical signals into digital electrical signals, which are located on the lower chip. The memory array includes a storage unit array and a logic circuit array, which includes a plurality of storage units for storing converted digital electrical signals, and the logic circuit array includes a plurality of logic circuits for controlling the readout and writing of the plurality of storage units. The memory cell array is located on the upper chip and below the pixel array, and the logic circuit array of the memory array is located on the upper chip or the lower chip. The invention can improve the frame rate of the image sensor.

【技术实现步骤摘要】
一种3D堆叠的图像传感器
本专利技术涉及集成电路设计领域，特别涉及一种3D堆叠的CMOS图像传感器。
技术介绍
随着CMOS集成电路工艺的发展，电子产品在日常生活中的应用越来越广泛，图像传感器作为电子产品的信息采集端口，为日常生活、交通、航空航天研究、AI智能应用等各个领域的发展提供了必不可少的技术支持。在实际应用中，高帧率的图像传感器能够提供更为精确实时的图像信息，能在智能驾驶、快速识别、精确捕捉等领域发挥重要作用。但在现有产品中，由于图像数据逐行读出传输，图像传感器的帧率由每行数据转化读出时间和行数决定，对于目前的高清大像素阵列，由于行时间和总行数的制约导致帧率受到较大限制。高集成度和低成本一直是集成电路芯片设计领域发展的重要趋势，高集成度的实现除了从工艺上不断缩小尺寸和电路设计的精简，现有的另一个技术是采用3D堆叠技术，尤其是在CMOS图像传感器领域，3D堆叠工艺能够实现高集成度和高填充率，提供较好的成像性能。但现有的3D堆叠架构，手机等智能设备中常用的3D堆叠架构为上下两层芯片堆叠而成(如图1所示)，其中上层芯片为像素阵列，下层芯片为驱动读出等逻辑电路，两层芯片中间通过键合或互连连接。然而，现在的双层3D堆叠芯片仍然采用逐行或者分组多行读出的方式，由于数据传输速度比较慢，在前一帧图像曝光后必须等数据传输完毕后才能进行下一帧图像的数据传输，因此现有的双层3D堆叠芯片虽然集成度提高，但受限于芯片面积，帧率并没有较大提升。
技术实现思路
本专利技术的主要目的在于克服现有技术的缺陷，提供一种基于3D堆叠的高帧率图像传感器。为达成上述目的，本专利技术提供一种3D堆叠的图像传感器，包括像素阵列、模数转换单元阵列以及存储器阵列。所述图像传感器由上下堆叠的上层芯片和下层芯片组成；所述像素阵列包括多个像素单元，用于将光信号转换为模拟电信号，其位于所述上层芯片；所述模数转换单元阵列包括多个模数转换单元，用于将所述模拟电信号转换为数字电信号，其位于所述下层芯片；所述存储器阵列，其包括存储单元阵列和逻辑电路阵列，所述存储单元阵列包括多个用于存储所述数字电信号的存储单元，所述逻辑电路阵列包括多个用于控制多个所述存储单元读出和写入的逻辑电路；其中所述存储单元阵列位于所述上层芯片且位于所述像素阵列下方，所述存储器阵列的逻辑电路阵列位于所述上层芯片或所述下层芯片。优选地，所述存储单元阵列通过背照式工艺外延生长于所述像素阵列的下方。优选地，每一个像素单元对应一个模数转换单元和一个存储器，每个存储器包括至少一个存储单元和至少一个逻辑电路。优选地，所述存储单元为阻变式存储单元。优选地，所述存储器阵列的逻辑电路阵列位于所述上层芯片，所述逻辑电路阵列通过混合键合与所述模数转换单元阵列连接。优选地，所述存储器阵列的逻辑电路阵列位于所述下层芯片，所述逻辑电路阵列通过混合键合与所述存储单元阵列连接。优选地，所述像素阵列通过混合键合与所述模数转换单元阵列连接。优选地，所述下层芯片中还包括第一驱动电路，用于驱动所述存储器阵列的各所述逻辑电路同时导通以使经所述模数转换单元阵列转换的各个所述数字电信号并行输出至所述存储单元阵列。优选地，所述下层芯片中还包括：第二驱动电路，用于驱动各所述像素单元同时将接收的光信号转换为模拟电信号；以及第三驱动电路，用于驱动各所述模数转换单元同时将各所述模拟电信号转换为数字电信号。相较于现有技术，本专利技术的3D堆叠的图像传感器在上层芯片的背面形成存储器阵列，经模数转换后的数字电信号可以直接存储于存储器阵列中，由此不会影响后续帧图像的曝光。进一步地，由于存储器阵列是通过背照式工艺外延生长于上层芯片的背面，不需要单独设置的存储芯片，制造工艺更为简单。更进一步地，像素单元、模数转换单元和存储器是一一对应的，使得一帧图像数据能够在同一时刻实现传输，大大提高了图像传感器的帧率。附图说明图1所示为现有技术的3D堆叠的图像传感器的示意图；图2所示为本专利技术一实施例3D堆叠的图像传感器的结构示意图；图3所示为本专利技术一实施例的3D堆叠的图像传感器上层芯片与下层芯片的连接示意图；图4所示为本专利技术另一实施例的3D堆叠的图像传感器上层芯片与下层芯片的连接示意图；图5所示为本专利技术一实施例3D堆叠的图像传感器的信号连接示意图；图6为本专利技术一实施例3D堆叠的图像传感器的工作状态示意图；图7为本专利技术一实施例3D堆叠的图像传感器的单个像素10位模数转换单值存储示意图；图8为本专利技术另一实施例3D堆叠的图像传感器的单个像素10位模数转换单值存储示意图。具体实施方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。以下结合附图2-8和具体实施例对本专利技术作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。参阅图2、图3和图4，图2所示为本专利技术一实施例3D堆叠的图像传感器的结构示意图，图3所示为本专利技术一实施例的3D堆叠的图像传感器上层芯片与下层芯片的连接示意图，图4所示为本专利技术另一实施例的3D堆叠的图像传感器上层芯片与下层芯片的连接示意图。3D堆叠的图像传感器由上下堆叠的两个芯片11和12构成，包括像素阵列21、模数转换单元阵列22以及存储器阵列23。其中像素阵列21位于上层芯片11，像素阵列包括多个像素单元211，用于将光信号转换为模拟电信号。模数转换单元阵列22位于下层芯片12，模数转换单元阵列22包括多个模数转换单元221，用于将模拟电信号转换为数字电信号。当然，在下层芯片上还可以设置其他电路，将在后文中进一步描述。本专利技术的图像传感器还包括一个存储器阵列23。存储器阵列23包括存储单元阵列和逻辑电路阵列，其中存储单元阵列包括多个用于存储数字电信号的存储单元231，逻辑电路阵列则包括多个用于控制存储单元读出和写入的逻辑电路232。本实施例中存储单元为阻变式存储单元RRAM。阻变式存储单元本身由特殊材料层组成，每个存储单元在特定的电压电流时序控制下，可以实现电阻的变化，通过逻辑电路对应不同电压信号产生不同的电阻阻值以实现0和1的存储。本实施例中，阻变式存储单元可以是单值的，也可以是多值的。本专利技术中存储单元阵列位于上层芯片11，像素阵列的下方。而逻辑电路阵列可以位于上层芯片，也可以位于下层芯片，在图3所示的实施例中逻辑电路阵列位于上层芯片11上，即整个存储器阵列23位于上层芯片中。由以上可知，在现有技术的两层上下堆叠的芯片架构上，本专利技术在上层芯片像素阵列的背面形成了一个存储单元阵列，在信号传输路径上，经模数转换后的数字电信号可以直接存储在存储单元阵列中。因此，前一帧的数据直接存储到存储单元阵列中，再从存储单元阵列慢慢输出而无需花费较长时间从模数转换单元依次串行输出信号，从而可以及时进行下一帧的曝光、信号读取等操作，提高了帧率。在具体实施工艺中，存储单元阵列可通过BSI背照式工艺外延生长在像素阵列的下方，如像素阵列下方的任意两层金属层之间，不需要另外单独增加一块存储芯片，布线更为灵活且工艺更为简单制造成本更低。下层芯片则可使用传统FSI前照式工艺制造其中的模数转换单元阵列和逻辑电本文档来自技高网...

【技术保护点】
1.一种3D堆叠的图像传感器，包括像素阵列、模数转换单元阵列以及存储器阵列，其特征在于，所述图像传感器由上下堆叠的上层芯片和下层芯片组成；所述像素阵列包括多个像素单元，用于将光信号转换为模拟电信号，其位于所述上层芯片；所述模数转换单元阵列包括多个模数转换单元，用于将所述模拟电信号转换为数字电信号，其位于所述下层芯片；所述存储器阵列，其包括存储单元阵列和逻辑电路阵列，所述存储单元阵列包括多个用于存储所述数字电信号的存储单元，所述逻辑电路阵列包括多个用于控制多个所述存储单元读出和写入的逻辑电路；其中所述存储单元阵列位于所述上层芯片且位于所述像素阵列下方，所述存储器阵列的逻辑电路阵列位于所述上层芯片或所述下层芯片。

【技术特征摘要】
1.一种3D堆叠的图像传感器，包括像素阵列、模数转换单元阵列以及存储器阵列，其特征在于，所述图像传感器由上下堆叠的上层芯片和下层芯片组成；所述像素阵列包括多个像素单元，用于将光信号转换为模拟电信号，其位于所述上层芯片；所述模数转换单元阵列包括多个模数转换单元，用于将所述模拟电信号转换为数字电信号，其位于所述下层芯片；所述存储器阵列，其包括存储单元阵列和逻辑电路阵列，所述存储单元阵列包括多个用于存储所述数字电信号的存储单元，所述逻辑电路阵列包括多个用于控制多个所述存储单元读出和写入的逻辑电路；其中所述存储单元阵列位于所述上层芯片且位于所述像素阵列下方，所述存储器阵列的逻辑电路阵列位于所述上层芯片或所述下层芯片。2.根据权利要1所述的图像传感器，其特征在于，所述存储单元阵列通过背照式工艺外延生长于所述像素阵列的下方。3.根据权利要求1所述的图像传感器，其特征在于，所述存储单元为阻变式存储单元。4.根据权利要求1所述的图像传感器，其特征在于，每一个像素单元对应一个模数转换单元和一...

【专利技术属性】
技术研发人员：赵宇航，温建新，皮常明，曾夕，沈灵，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：上海,31