The invention belongs to the technical field of analog or digital-analog hybrid integrated circuits, and relates to a high-speed SAR_ADC digital logic circuit, in particular to a high-speed digital logic circuit and sampling adjustment method for SAR_ADC. The digital logic circuit includes a parallel comparator and logic control unit, as well as a capacitor array DAC; the comparator and logic control unit are triggered simultaneously by a clock signal; Comparator output effective comparison result Dp/Dn, logic control unit output corresponding rising edge signal, through setting delay matching, make rising edge signal slightly later than comparator output Dp/Dn, Dp/Dn is captured by corresponding rising edge signal, thus establishing capacitance array; the invention eliminates the traditional parallel digital logic window to capture comparator output result. The disadvantage of incorrect capacitance arrays is that the time of SAR_ADC can be increased to the greatest extent by using asynchronous logic.
【技术实现步骤摘要】
用于SAR_ADC的高速数字逻辑电路及采样调节方法
本专利技术属于模拟或数模混合集成电路
,涉及一种高速SAR_ADC数字逻辑电路;具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法。
技术介绍
近年来,随着模数转换器性能指标的进一步提高,特别是随着集成电路工艺技术的不断发展,对高速异步逐次逼近型模数转换器的研究也越来越深入。随着集成电路制造工艺的不断演进,高增益运算放大器的设计变得越来越困难,由于不需要运算放大器,SAR结构ADC具有天然的低功耗优势,特别是在纳米级工艺节点下,SAR结构ADC的速度又得到了巨大的提升。因此,高速SAR结构ADC成为目前模数转换器的研究热点。传统的SAR结构ADC中,由于采用异步逻辑,每一次逐次逼近过程中,比较器完成比较器之后,给出触发信号触发数字逻辑,数字逻辑通过获取比较器的比较结果,控制电容阵列中的开关切换,从而使得电容阵列中,电荷守恒极板的电压进行逐次逼近。但传统结构中,比较器的比较过程和数字逻辑电路的工作过程是串行进行的,延迟较大。因此,传统结构不利于高速SAR结构ADC的实现。传统SAR结构ADC环路延迟示意图如图1所示,其中Tcomp表示比较器的比较延迟,Treset表示比较器的复位延迟,Tlogic表示数字逻辑延迟,Tdac表示DAC建立延迟。由图1可知,传统的SAR结构ADC数字逻辑电路中,一个逐次逼近周期的延迟可以近似表示为Tcomp+Tlogic+Tdac,以10位SAR结构ADC为例进行说明,总的延迟为10(Tcomp+Tlogic+Tdac)。总体而言,上述3个延迟时间大致相同,如果 ...
【技术保护点】
1.一种用于SAR_ADC的高速数字逻辑电路,所述电路包括并行的比较器和逻辑控制单元,以及电容阵列DAC;其特征在于,比较器和逻辑控制单元被时钟信号Clk同时触发;比较器输出有效比较结果Dp/Dn,逻辑控制单元输出相应的上升沿信号C<i>,通过设置延迟匹配,使得逻辑控制单元输出的上升沿信号C<i>略晚于比较器输出有效比较结果Dp/Dn,从而使得Dp/Dn被对应的上升沿信号C<i>捕获,从而建立电容阵列;i=0,1,…,N‑1,N表示SAR_ADC的位数。
【技术特征摘要】
1.一种用于SAR_ADC的高速数字逻辑电路,所述电路包括并行的比较器和逻辑控制单元,以及电容阵列DAC;其特征在于,比较器和逻辑控制单元被时钟信号Clk同时触发;比较器输出有效比较结果Dp/Dn,逻辑控制单元输出相应的上升沿信号C<i>,通过设置延迟匹配,使得逻辑控制单元输出的上升沿信号C<i>略晚于比较器输出有效比较结果Dp/Dn,从而使得Dp/Dn被对应的上升沿信号C<i>捕获,从而建立电容阵列;i=0,1,…,N-1,N表示SAR_ADC的位数。2.根据权利要求1所述的一种用于SAR_ADC的高速数字逻辑电路,其特征在于,所述逻辑控制单元包括或门和串联的N+1个D触发器,所述D触发器包括与门、上拉PMOS管、传输门和多个反相器;数据信号D<i>从数据输入端进入传输门并发送至第一反相器,复位信号R<i>从复位信号输入端对第一反相器输出的信号进行反向处理,经过第二反相器的数据输出端输出数据信号Q<i>;将复位信号R<i>与时钟输入端CP端的时钟信号Clk中CP<i>经过与门从第三反相器的输出。3.根据权利要求2所述的一种用于SAR_ADC的高速数字逻辑电路,其特征在于,当复位信号输入端输入的复位信号R<i>和时钟信号CP<i>都为0时,D触发器的数据输出端Q<i>被复位为0;当复位信号输入端的复位信号R<...
【专利技术属性】
技术研发人员:徐代果,蒋和全,徐学良,王健安,陈光炳,付东兵,王育新,于晓权,徐世六,刘涛,
申请(专利权)人:中国电子科技集团公司第二十四研究所,
类型:发明
国别省市:重庆,50
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