用于SAR_ADC的高速数字逻辑电路及采样调节方法技术

技术编号:20977662 阅读:23 留言:0更新日期:2019-04-29 18:33
本发明专利技术属于模拟或数模混合集成电路技术领域,涉及一种高速SAR_ADC数字逻辑电路,具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法,所述数字逻辑电路包括并行的比较器和逻辑控制单元,以及电容阵列DAC;比较器和逻辑控制单元被时钟信号同时触发;比较器输出有效比较结果Dp/Dn,逻辑控制单元输出相应的上升沿信号,通过设置延迟匹配,使得上升沿信号略晚于比较器输出Dp/Dn,Dp/Dn则被对应的上升沿信号捕获,从而建立电容阵列;本发明专利技术消除了传统并行数字逻辑采用数字逻辑窗口来捕获比较器效输出结果所带来的电容阵列错误建立的缺点;在采用异步逻辑的情况下,可以最大程度上增加SAR_ADC的采用时间。

High Speed Digital Logic Circuit and Sampling Adjustment Method for SAR_ADC

The invention belongs to the technical field of analog or digital-analog hybrid integrated circuits, and relates to a high-speed SAR_ADC digital logic circuit, in particular to a high-speed digital logic circuit and sampling adjustment method for SAR_ADC. The digital logic circuit includes a parallel comparator and logic control unit, as well as a capacitor array DAC; the comparator and logic control unit are triggered simultaneously by a clock signal; Comparator output effective comparison result Dp/Dn, logic control unit output corresponding rising edge signal, through setting delay matching, make rising edge signal slightly later than comparator output Dp/Dn, Dp/Dn is captured by corresponding rising edge signal, thus establishing capacitance array; the invention eliminates the traditional parallel digital logic window to capture comparator output result. The disadvantage of incorrect capacitance arrays is that the time of SAR_ADC can be increased to the greatest extent by using asynchronous logic.

【技术实现步骤摘要】
用于SAR_ADC的高速数字逻辑电路及采样调节方法
本专利技术属于模拟或数模混合集成电路
,涉及一种高速SAR_ADC数字逻辑电路;具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法。
技术介绍
近年来,随着模数转换器性能指标的进一步提高,特别是随着集成电路工艺技术的不断发展,对高速异步逐次逼近型模数转换器的研究也越来越深入。随着集成电路制造工艺的不断演进,高增益运算放大器的设计变得越来越困难,由于不需要运算放大器,SAR结构ADC具有天然的低功耗优势,特别是在纳米级工艺节点下,SAR结构ADC的速度又得到了巨大的提升。因此,高速SAR结构ADC成为目前模数转换器的研究热点。传统的SAR结构ADC中,由于采用异步逻辑,每一次逐次逼近过程中,比较器完成比较器之后,给出触发信号触发数字逻辑,数字逻辑通过获取比较器的比较结果,控制电容阵列中的开关切换,从而使得电容阵列中,电荷守恒极板的电压进行逐次逼近。但传统结构中,比较器的比较过程和数字逻辑电路的工作过程是串行进行的,延迟较大。因此,传统结构不利于高速SAR结构ADC的实现。传统SAR结构ADC环路延迟示意图如图1所示,其中Tcomp表示比较器的比较延迟,Treset表示比较器的复位延迟,Tlogic表示数字逻辑延迟,Tdac表示DAC建立延迟。由图1可知,传统的SAR结构ADC数字逻辑电路中,一个逐次逼近周期的延迟可以近似表示为Tcomp+Tlogic+Tdac,以10位SAR结构ADC为例进行说明,总的延迟为10(Tcomp+Tlogic+Tdac)。总体而言,上述3个延迟时间大致相同,如果可以减小其中一个环节的延迟时间,总的延迟时间可以大大减小,这对于提高SAR结构ADC的整体速度非常重要。由电路知识可知,比较器的复位延迟Treset和比较起的比较延迟Tcomp大致相同,而如图1所示,比较器的复位延迟(Tlogic+Tdac)明显长于比较器的比较延迟Tcomp,比较器的复位延迟并不需要这么长的时间,而是比较器必须等待Tlogic+Tdac的延迟之后,才能进行下一次比较。针对上述问题,现有技术提出了并行SARlogic技术,SAR结构ADC环路延迟示意图如图2所示。比较器comp和SARlogic被信号Clk同时触发,通过合理设置比较器comp和SARlogic的延迟,使得比较器的延迟Tcomp和SARlogic的延迟Tlogic大致相当。每次比较周期中,比较器comp的有效输出信号为Dp/Dn,SARlogic输出的逻辑窗口logicwindow。在每一次比较周期中,对应的逻辑窗口捕获相应的比较器有效输出结果Dp/Dn,然后电容阵列开始建立。通过这种并行SARlogic技术,使得比较器comp和SARlogic同时被触发,通过合理设置比较器comp和SARlogic的延迟,使得比较器的有效输出结果Dp/Dn能够被SARlogic输出的逻辑窗口logicwindow捕获,从而触发电容阵列的建立,通过上述技术,使得整个SAR_ADC的延迟时间变为Tcomp+Tdac,从而大幅度降低了SAR_ADC的延迟时间,明显提升了SAR_ADC的转换速度。实际工作中,为了能够快速捕获比较器comp的有效输出信号Dp/Dn,SARlogic输出的逻辑窗口logicwindow的延迟会稍微小于比较器comp的比较延迟,从而使得只要比较器的有效比较结果一旦输出,就会立刻被逻辑窗口logicwindow捕获。上述结构的缺点是,当SARlogic输出逻辑窗口logicwindow后,而比较器还没有输出有效比较器结果时,逻辑窗口logicwindow会捕获一个无效的比较结果,使得电容阵列开始建立时,向一个错误的方向建立(impropersettlingofDAC),当比较器comp输出有效的比较结果后,电容阵列才会转而向一个正确的方向建立,这种现象会降低电容阵列的建立精度,从而影响整个SAR_ADC的精度。另一方面,随着SAR_ADC工作速度的提高,产生一个高速逻辑窗口logicwindow变得越来越困难,通过逻辑窗口对比较器的有效结果进行捕获的设计目的不能得到完全的体现。同时,异步SARlogic结构还存在一个问题,随着输入信号、电源电压,温度和工艺角等因素的变化,SAR_ADC完成整个逐次逼近过程所需要的时间是变化的,为了保证SAR_ADC完成整个逐次逼近过程后再对输入信号进行采样,SAR_ADC的采样必须满足最慢转换时间,这就使得在大多数情况下,SAR_ADC完成整个逐次逼近过程后,需要等待一段时间采样进行采样,这会造成时间的浪费,限制了SAR_ADC的转换速度。由于需要满足SAR_ADC的采样必须满足最慢转换时间,采样时间被明显压缩,从而降低了SAR_ADC的采样精度。为了获得更高的采样精度,在设计中,必须通过增加采样开关尺寸、减小DAC面积或者降低SAR_ADC转换速度等方法,上述方法会明显增加设计成本或者引入其他非理想因素,增加了电路的设计难度。
技术实现思路
基于上述分析,本专利技术提出了一种用于SARADC的高速数字逻辑及采样调节方法。仍然采用并行数字逻辑原理,比较器的比较过程和数字逻辑模块同时开始工作,通过延迟匹配,使得这两个延迟基本相同,数字逻辑模块的输出信号依次捕获比较器的比较结果,以此明显降低SAR结构ADC一次完整工作过程的延迟,提高SAR结构ADC的工作速度。本专利技术的一种用于SAR_ADC的高速数字逻辑电路,所述电路包括并行的比较器和逻辑控制单元,以及电容阵列DAC;比较器和逻辑控制单元被时钟信号Clk同时触发;比较器输出有效比较结果Dp/Dn,逻辑控制单元输出相应的上升沿信号C<i>,通过设置延迟匹配,使得逻辑控制单元输出的上升沿信号C<i>略晚于比较器输出有效比较结果Dp/Dn,从而使得Dp/Dn被对应的上升沿信号C<i>捕获,从而建立电容阵列;i=0,1,…,N-1,N表示SAR_ADC的位数。进一步的,所述逻辑控制单元包括或门和串联的N+1个D触发器,所述D触发器包括与门、上拉PMOS管、传输门和多个反相器;数据信号D<i>从数据输入端进入传输门并发送至第一反相器,复位信号R<i>从复位信号输入端对第一反相器输出的信号进行反向处理,经过第二反相器的数据输出端输出数据信号Q<i>;将复位信号R<i>与时钟输入端CP端的时钟信号Clk中CP<i>经过与门从第三反相器的输出。进一步的,当复位信号输入端输入的复位信号R<i>为0时,D触发器的数据输出端Q<i>被复位为0;当复位信号输入端的复位信号R<i>为1,且时钟信号输入端的时钟信号CP<i>为1时,D触发器的数据输出端的输出数据信号Q<i>被刷新为其数据输入端的输入信号D<i>。D触发器的复位信号R<i>为0时,比较器的时钟信号CP<i>不能为1。进一步的,所述复位信号输入端是通过内部采样控制信号Clks_in的反相信号Clks_inn进行控制;所述内部采样控制信号Clks_in包括通过将本文档来自技高网
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【技术保护点】
1.一种用于SAR_ADC的高速数字逻辑电路,所述电路包括并行的比较器和逻辑控制单元,以及电容阵列DAC;其特征在于,比较器和逻辑控制单元被时钟信号Clk同时触发;比较器输出有效比较结果Dp/Dn,逻辑控制单元输出相应的上升沿信号C<i>,通过设置延迟匹配,使得逻辑控制单元输出的上升沿信号C<i>略晚于比较器输出有效比较结果Dp/Dn,从而使得Dp/Dn被对应的上升沿信号C<i>捕获,从而建立电容阵列;i=0,1,…,N‑1,N表示SAR_ADC的位数。

【技术特征摘要】
1.一种用于SAR_ADC的高速数字逻辑电路,所述电路包括并行的比较器和逻辑控制单元,以及电容阵列DAC;其特征在于,比较器和逻辑控制单元被时钟信号Clk同时触发;比较器输出有效比较结果Dp/Dn,逻辑控制单元输出相应的上升沿信号C<i>,通过设置延迟匹配,使得逻辑控制单元输出的上升沿信号C<i>略晚于比较器输出有效比较结果Dp/Dn,从而使得Dp/Dn被对应的上升沿信号C<i>捕获,从而建立电容阵列;i=0,1,…,N-1,N表示SAR_ADC的位数。2.根据权利要求1所述的一种用于SAR_ADC的高速数字逻辑电路,其特征在于,所述逻辑控制单元包括或门和串联的N+1个D触发器,所述D触发器包括与门、上拉PMOS管、传输门和多个反相器;数据信号D<i>从数据输入端进入传输门并发送至第一反相器,复位信号R<i>从复位信号输入端对第一反相器输出的信号进行反向处理,经过第二反相器的数据输出端输出数据信号Q<i>;将复位信号R<i>与时钟输入端CP端的时钟信号Clk中CP<i>经过与门从第三反相器的输出。3.根据权利要求2所述的一种用于SAR_ADC的高速数字逻辑电路,其特征在于,当复位信号输入端输入的复位信号R<i>和时钟信号CP<i>都为0时,D触发器的数据输出端Q<i>被复位为0;当复位信号输入端的复位信号R<...

【专利技术属性】
技术研发人员:徐代果蒋和全徐学良王健安陈光炳付东兵王育新于晓权徐世六刘涛
申请(专利权)人:中国电子科技集团公司第二十四研究所
类型:发明
国别省市:重庆,50

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