一种降低上下电对硬件测试干扰的电路制造技术

本实用新型专利技术提供了一种降低上下电对硬件测试干扰的电路，在保留原有机械开关控制上电、断电的功能，在操作上兼容原有方案，只需在电路中增加简单的元器件，结构简单，易于实现，无需增加新的操作方法，可直接导入现有测试流程。该电路采用隔离电源模块、RC延时电路，以及MOSFET反串联连接的方式，在开关闭合上电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢上升，MOSFET逐渐打开；在开关闭合下电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢下降，MOSFET逐渐断开。消除了因机械开关闭合上电，断开下电时的临界状态造成的电火花对硬件测试工作的干扰，提高了测试效率。

A Circuit for Reducing the Disturbance of Power Up and Down to Hardware Testing

The utility model provides a circuit to reduce the interference of power-up and power-down to hardware test, which retains the function of the original mechanical switch to control power-up and power-off, and is operationally compatible with the original scheme. It only needs to add simple components in the circuit, which is simple in structure and easy to implement, and can be directly imported into the existing test flow without adding new operation methods. The circuit adopts isolation power supply module, RC delay circuit and reverse series connection of MOSFET. At the moment of switching on and off, the gate voltage of MOSFET will rise slowly and the MOSFET will open gradually because of the effect of RC delay circuit. At the moment of switching on and off, the gate voltage of MOSFET will decrease slowly and the gate voltage of MOSFET will decrease slowly because of the effect of RC delay circuit. Break off gradually. It eliminates the interference of electrical spark on hardware testing caused by the critical state when the mechanical switch closes and turns on, and improves the testing efficiency.

【技术实现步骤摘要】
一种降低上下电对硬件测试干扰的电路
本技术涉及服务器硬件测试领域，尤其涉及一种降低上下电对硬件测试干扰的电路。
技术介绍
为保证服务器各个板卡的长期稳定工作，减少因硬件信号质量问题而导致的隐患，板卡回收后，使用示波器进行全面测试的工作必不可少。在对服务器板卡进行测试时，服务器各个板卡会在上电初期进行必要的初始化工作，板卡能按照预订设计进行初始化，是板卡后续正常工作的保证。在一般情况下，对板卡测试的步骤为，首先，将示波器探头连接到测试点上，将示波器设置为边沿触发模式。其次，为板卡上电，示波器自动捕捉到所测信号的跳变波形，测试工程师分析并保存波形，然后，板卡断电。但是在实际操作中，为板卡上电，实际使用的是机械开关将电源投切到板卡上，此时板卡作为负载，已经接入电路。在机械开关从关断到开通的临界状态，容易产生电火花，临界状态时，板卡还未稳定上电，但是电火花造成的干扰会使示波器误触发。示波器捕捉到的是板卡未稳定上电时的电火花干扰信号，并非所需的板卡稳定上电后初始化过程的各个信号。同样，为板卡断电，大负载突然断开造成脉冲电流，产生电火花，电火花造成的干扰会使示波器误触发。示波器捕捉到的是板卡未稳定下电时的电火花干扰信号。由于电火花的的干扰，为捕捉测量一个信号的有效跳变，常常需要反复重复操作，浪费大量时间，造成测试效率低下。
技术实现思路
针对现有技术中存在的缺陷，本技术提出了一种降低上下电对硬件测试干扰的电路，能有效的降低上下电对硬件测试的干扰。一种降低上下电对硬件测试干扰的电路，包括：电源单元、电压处理单元、PSU和待测硬件；所述电压处理单元的输入端与电源单元连接；所述电压处理单元的输出端与PSU输入端相连；所述PSU的输出端与待测硬件相连；所述电源单元，用于提供工作电源电压；所述电压处理单元，用于在上下电瞬间消除工作电源电压不稳定产生的电火花；所述PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电；所述待测硬件：用于接收PSU处理过的直流电。进一步的，所述电源单元采用220V交流电。进一步的，所述电压处理单元包括机械开关、隔离电源模块1、第一延时电路、MOSFET1、隔离电源模块2、第二延时电路和MOSFET2；所述机械开关靠近电源单元的一端连接电源单元的零线和火线，所述机械开关远离电源单元的一端的零线和火线连接隔离电源模块1的交流电输入端，所述机械开关远离电源单元的一端的零线和火线还连接隔离电源模块2的交流电输入端，所述隔离电源模块1的直流电输出端的正极连接第一延时电路中电阻R1的一端，所述电阻R1的另一端与第一电容C1的一端、N沟道MOSFET1的栅极相连，所述第一电容C1的另外一端与隔离电源模块1的直流电输出端的负极、N沟道MOSFET1的的源极相连，所述N沟道MOSFET1内寄生二极管D1，所述二极管D1的阳极连接MOSFET1的源极、阴极连接MOSFET1的漏极；所述MOSFET1的漏极还与电源单元火线相连，所述隔离电源模块2的直流电输出端的正极连接第二延时电路中电阻R2的一端，所述电阻R2的另一端与第二电容C2的一端、N沟道MOSFET2的栅极相连，所述第二电容C2的另外一端与隔离电源模块1的直流电输出端的负极、N沟道MOSFET2的的源极、N沟道MOSFET1的的源极相连，所述所述N沟道MOSFET2内寄生二极管D2，所述二极管D2的阳极连接MOSFET2的源极、阴极连接MOSFET2的漏极，所述MOSFET2的漏极连接PSU，所述PSU还与电源单元的零线、待测硬件相连。进一步的，所述第一延时电路由电阻R1和第一电容C1组成；所述第二延时电路由电阻R2和第二电容C2组成。进一步的，所述隔离电源模块1的AC和DC采用电气隔离；所述隔离电源模块2的AC和DC采用电气隔离。进一步的，按下机械开关，电路从断开到连通为上电；断开机械开关，电路从连通到断开为下电。进一步的，所述PSU将电压处理单元处理过的稳定工作电压转换成12V直流电。
技术实现思路
中提供的效果仅仅是实施例的效果，而不是专利技术技术的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：本技术提供了一种降低上下电对硬件测试干扰的电路，保留原有机械开关控制上电、断电的功能，在操作上兼容原有方案，只需在电路中增加简单的元器件，结构简单，易于实现，无需增加新的操作方法，可直接导入现有测试流程。该电路采用隔离电源模块、RC延时电路，以及MOSFET反串联连接的方式，在开关闭合上电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢上升，MOSFET逐渐打开；在开关闭合下电瞬间，由于RC延时电路的作用，MOSFET的栅极电压会呈斜坡状缓慢下降，MOSFET逐渐断开。消除了因机械开关闭合上电，断开下电时的临界状态造成的电火花对硬件测试工作的干扰，提高了测试效率。附图说明图1是本技术实施例1提供的一种降低上下电对硬件测试干扰的电路的总体原理图；图2是本技术实施例1的一种降低上下电对硬件测试干扰的电路；具体实施方式为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本技术进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本技术的不同结构。为了简化本技术的公开，下文中对特定例子的部件和设置进行描述。此外，本技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本技术。实施例1如图1所示是本技术实施例1提供的一种降低上下电对硬件测试干扰的电路的总体原理图。该电路图包括电源单元、电压处理单元、PSU和待测硬件。电压处理单元的输入端与电源单元连接，电压处理单元的输出端与PSU输入端相连，PSU的输出端与待测硬件相连。电源单元，用于提供工作电源电压，在本实施例中，电源单元采用220V交流电。电压处理单元，用于在上下电瞬间消除工作电源电压不稳定产生的电火花。PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电，在本实施例中硬件测试所需的直流电为12V。待测硬件，用于接收PSU处理过的直流电。如图2所示为本技术实施例1的一种降低上下电对硬件测试干扰的具体电路图，根据图2所示，电压处理单元包括机械开关、隔离电源模块1、第一延时电路、MOSFET1、隔离电源模块2、第二延时电路和MOSFET2。机械开关靠近电源单元的一端连接电源单元的零线和火线，开关远离电源单元的一端的零线和火线连接隔离电源模块1的交流电输入端，开关远离电源单元的一端的零线和火线还连接隔离电源模块2的交流电输入端，隔离电源模块1的直流电输出端的正极连接电阻R1的一端，电阻R1的另一端与第一电容C1的一端、N沟道MOSFET1的栅极相连，第一电容C1的另外一端与隔离电源模块1的直流电输出端的负极、N沟道MOSFET1的的源极相连，N沟道MOSFET1内寄生二极管D1，二极管D1的阳极连接MOSFET1的源极、阴极连接MOSFET1的漏极，MOSFET1的漏极还与电源单元火线相连，隔离电源模块2的本文档来自技高网...

【技术保护点】
1.一种降低上下电对硬件测试干扰的电路，其特征在于，包括：电源单元、电压处理单元、PSU和待测硬件；所述电压处理单元的输入端与电源单元连接；所述电压处理单元的输出端与PSU输入端相连；所述PSU的输出端与待测硬件相连；所述电源单元，用于提供工作电源电压；所述电压处理单元，用于在上下电瞬间消除工作电源电压不稳定产生的电火花；所述PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电；所述待测硬件：用于接收PSU处理过的直流电。

【技术特征摘要】
1.一种降低上下电对硬件测试干扰的电路，其特征在于，包括：电源单元、电压处理单元、PSU和待测硬件；所述电压处理单元的输入端与电源单元连接；所述电压处理单元的输出端与PSU输入端相连；所述PSU的输出端与待测硬件相连；所述电源单元，用于提供工作电源电压；所述电压处理单元，用于在上下电瞬间消除工作电源电压不稳定产生的电火花；所述PSU将电压处理单元处理过的稳定工作电压转换成待测硬件所需的直流电；所述待测硬件：用于接收PSU处理过的直流电。2.根据权利要求1所述的一种降低上下电对硬件测试干扰的电路，其特征在于，所述电源单元采用220V交流电。3.根据权利要求1所述的一种降低上下电对硬件测试干扰的电路，其特征在于，所述电压处理单元包括机械开关、隔离电源模块(1)、第一延时电路、MOSFET1、隔离电源模块(2)、第二延时电路和MOSFET2；所述机械开关靠近电源单元的一端连接电源单元的零线和火线，所述机械开关远离电源单元的一端的零线和火线连接隔离电源模块(1)的交流电输入端，所述机械开关远离电源单元的一端的零线和火线还连接隔离电源模块(2)的交流电输入端，所述隔离电源模块(1)的直流电输出端的正极连接第一延时电路中电阻R1的一端，所述电阻R1的另一端与第一电容C1的一端、N沟道MOSFET1的栅极相连，所述第一电容C1的另外一端与隔离电源模块(1)的直流电输出端的负极、N沟道MOSFET1的源极相连，所述N沟道MOSFE...

【专利技术属性】
技术研发人员：葛志华，
申请(专利权)人：郑州云海信息技术有限公司，
类型：新型
国别省市：河南,41