一种分段伪数据加权平均DEM电路制造技术

本发明专利技术涉及一种分段伪数据加权平均DEM电路，包括：数据分段电路、伪数据加权平均电路、数据动态单元匹配电路、数据输入端、数据输出端、第一时钟信号端以及第二时钟信号端；其中，数据分段电路分别与伪数据加权平均电路、数据动态单元匹配电路连接；数据输入端与数据分段电路连接；数据输出端分别与伪数据加权平均电路、数据动态单元匹配电路连接；第一时钟信号端分别与伪数据加权平均电路、数据动态单元匹配电路连接；第二时钟信号端与伪数据加权平均电路连接。通过这种DEM电路，能够消除由于多比特DAC单元之间的不匹配所导致的DAC整体的非线性，提升整个调制器的性能。

A Piecewise Pseudo-Data Weighted Average DEM Circuit

The invention relates to a piecewise pseudo-data weighted average DEM circuit, which includes: data piecewise circuit, pseudo-data weighted average circuit, data dynamic unit matching circuit, data input terminal, data output terminal, first clock signal terminal and second clock signal terminal, where the data piecewise circuit is connected with pseudo-data weighted average circuit and data dynamic unit matching circuit respectively. The data input terminal is connected with the data segment circuit; the data output terminal is connected with the pseudo-data weighted average circuit and the data dynamic unit matching circuit respectively; the first clock signal terminal is connected with the pseudo-data weighted average circuit and the data dynamic unit matching circuit respectively; and the second clock signal terminal is connected with the pseudo-data weighted average circuit. By using this DEM circuit, the overall nonlinearity of DAC caused by mismatch between multi-bit DAC units can be eliminated, and the performance of the whole modulator can be improved.

【技术实现步骤摘要】
一种分段伪数据加权平均DEM电路
本专利技术属于模拟集成电路设计领域，具体涉及一种分段伪数据加权平均DEM电路。
技术介绍
在多比特量化的SigmaDelta调制器中，由于多比特DAC(Digitaltoanalogconverter，数字模拟转换器)单元之间的不匹配所导致的DAC整体的非线性，会不经环路滤波噪声整形直接加到信号通路中，从而在输出频谱中将噪底抬高，并且增大SFDR(SpuriousFreeDynamicrange，无杂散动态范围)，影响调制器的动态性能。为了消除DAC的非线性，通常在量化器后接DEM(DynamicElementMatching，动态单元匹配)电路将DAC单元进行随机轮转选择；传统的DEM电路结构主要通过全加器对轮转指针进行顺序循环累加，从而对DAC单元进行选择，但是若某个单元被循环往复的多次选通，则与该单元对应的匹配误差的能量会得到加强，增大调制器输出频谱中的谐波，影响着调制器的性能。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种分段伪数据加权平均DEM电路。本专利技术要解决的技术问题通过以下技术方案实现：本专利技术的一个实施例提供了一种分段伪数据加权平均DEM电路，包括：数据分段电路、伪数据加权平均电路、数据动态单元匹配电路、数据输入端、数据输出端、第一时钟信号端以及第二时钟信号端；其中，所述数据分段电路分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述伪数据加权平均电路与所述数据动态单元匹配电路连接；所述数据输入端与所述数据分段电路连接；所述数据输出端分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述第一时钟信号端分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述第二时钟信号端与所述伪数据加权平均电路连接。在本专利技术的一个实施例中，所述数据分段电路包括：第一温度计码转二进制码器、第二温度计码转二进制码器；其中，所述数据输入端、所述第一温度计码转二进制码器以及所述伪数据加权平均电路依次连接；所述数据输入端、所述第二温度计码转二进制码器以及所述数据动态单元匹配电路依次连接。在本专利技术的一个实施例中，所述伪数据加权平均电路包括：第一二进制码转温度计码器、移位寄存器、反相器、双路选择器、累加器、第一桶型移位器；其中，所述第一温度计码转二进制码器的第一输出端、所述反相器、所述双路选择器的第一输入端、所述累加器、所述第一桶型移位器的第一输入端依次连接；所述第一温度计码转二进制码器的第一输出端、所述双路选择器的第二输入端、所述累加器、所述第一桶型移位器的第一输入端依次连接；所述第一温度计码转二进制码器的第二输出端、所述累加器、所述第一桶型移位器的第一输入端依次连接；所述第一温度计码转二进制码器的第三输出端、所述第一二进制码转温度计码器、所述第一桶型移位器的第二输入端口依次连接；所述移位寄存器的输出端与所述双路选择器的第三输入端连接，其输入端与所述第二时钟信号端连接；所述第一桶型移位器的输出端与所述数据输出端连接。在本专利技术的一个实施例中，所述移位寄存器为8位线性反馈移位寄存器。在本专利技术的一个实施例中，所述累加器包括：全加器、第一触发器、第二触发器、第三触发器以及第四触发器；其中，所述全加器的第一输入端与所述双路选择器的输出端连接，其第一输出端与所述第一触发器的第一输入端、所述第二触发器的第一输入端、所述第三触发器的第一输入端连接；所述第一触发器的输出端、所述第二触发器的输出端、所述第三触发器的输出端分别与所述第一桶型移位器的第一输入端、所述全加器的第二输入端、以及所述数据动态单元匹配电路连接；所述全加器的第三输入端与所述第一温度计码转二进制码单元的第二输出端连接，其第二输出端口与所述第四触发器的第一输入端连接；所述第一触发器的第二输入端、所述第二触发器的第二输入端、所述第三触发器的第二输入端以及所述第四触发器的第二输入端分别与所述第一时钟信号端连接；所述全加器的第四输入端与所述第四触发器的输出端连接。在本专利技术的一个实施例中，所述数据动态单元匹配电路包括：第二二进制码转温度计码器、第五触发器、第六触发器、第七触发器、第一异或门、第二异或门、第三异或门以及第二桶型移位器；其中，所述第二温度计码转二进制码器的输出端分别与所述第二二进制码转温度计码器、所述第五触发器的第一输入端、所述第六触发器的第一输入端、所述第七触发器的第一输入端连接；所述第二二进制码转温度计码器与所述第二桶型移位器的第一输入端连接；所述第五触发器的第二输入端、所述第六触发器的第二输入端以及所述第七触发器的第二输入端分别与所述第一时钟信号端连接；所述第五触发器的输出端与所述第一异或门的第一输入端连接；所述第一触发器的输出端与所述第一异或门的第二输入端连接；所述第六触发器的输出端与所述第二异或门的第一输入端连接；所述第二触发器的输出端与所述第二异或门的第二输入端连接；所述第七触发器的输出端与所述第三异或门的第一输入端连接；所述第三触发器的输出端与所述第三异或门的第二输入端连接；所述第一异或门、所述第二异或门以及所述第三异或门的输出端分别与所述第二桶型移位器的第二输入端连接；所述第一桶型移位器的输出端与所述数据输出端连接。在本专利技术的一个实施例中，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器、所述第五触发器、所述第六触发器以及所述第七触发器均为D触发器。在本专利技术的一个实施例中，所述第一触发器、所述第二触发器、所述第三触发器、所述第五触发器、所述第六触发器、所述第七触发器均为上升沿触发；所述第四触发器为下降沿触发。与现有技术相比，本专利技术的有益效果：1.本专利技术的这种分段伪数据加权平均DEM电路将分段加权数据平均思想和伪随机数据加权平均思想结合起来，能够消除由于多比特DAC单元之间的不匹配所导致的DAC整体的非线性，提升整个调制器的性能；2.本专利技术的这种电路中，引入了伪随机信号，使得指针信号的值在3位累加器的基础上进一步随机化，这样，高低位指针分别在高位和低位中进行温度计码的随机轮转，使得完成总体的分段数据加权平均的功能，从而抑制了DAC失配单元产生的非线性能量，保证了调制器的性能；3.本专利技术的这种DEM的电路通过对输入的温度计码实现随机打乱，进而实现对于反馈电流舵DAC多个单元的随机选择，使得每个单元被选择的概率趋于平等，避免了由于某个电流失配单元被多次选通而在带内引入较大的杂波，保证了DAC的线性度和调制器的性能。附图说明图1为本专利技术实施例提供的一种分段伪数据加权平均DEM电路的电路结构示意图；图2为本专利技术实施例提供的一种分段伪数据加权平均DEM电路的FlashADC的电路结构示意图；图3为本专利技术实施例提供的另一种分段伪数据加权平均DEM电路的电路结构示意图；图4为本专利技术实施例提供的一种分段伪数据加权平均DEM电路的8位线性反馈移位寄存器的电路结构示意图；图5为本专利技术实施例提供的一种分段伪数据加权平均DEM电路的8位桶型移位器的电路结构示意图；图6为本专利技术实施例提供的一种分段伪数据加权平均DEM电路的全加器的电路结构示意图；图7为本专利技术实施例提供的一种分段伪数据加权平均DEM电路的7位桶型移位器的电路结构示意图。具体实施方式下面结合具体实施例对本专利技术做进本文档来自技高网...

【技术保护点】
1.一种分段伪数据加权平均DEM电路，其特征在于，包括：数据分段电路、伪数据加权平均电路、数据动态单元匹配电路、数据输入端、数据输出端、第一时钟信号端以及第二时钟信号端；其中，所述数据分段电路分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述伪数据加权平均电路与所述数据动态单元匹配电路连接；所述数据输入端与所述数据分段电路连接；所述数据输出端分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述第一时钟信号端分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述第二时钟信号端与所述伪数据加权平均电路连接。

【技术特征摘要】
1.一种分段伪数据加权平均DEM电路，其特征在于，包括：数据分段电路、伪数据加权平均电路、数据动态单元匹配电路、数据输入端、数据输出端、第一时钟信号端以及第二时钟信号端；其中，所述数据分段电路分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述伪数据加权平均电路与所述数据动态单元匹配电路连接；所述数据输入端与所述数据分段电路连接；所述数据输出端分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述第一时钟信号端分别与所述伪数据加权平均电路、所述数据动态单元匹配电路连接；所述第二时钟信号端与所述伪数据加权平均电路连接。2.根据权利要求1所述的分段伪数据加权平均DEM电路，其特征在于，所述数据分段电路包括：第一温度计码转二进制码器、第二温度计码转二进制码器；其中，所述数据输入端、所述第一温度计码转二进制码器以及所述伪数据加权平均电路依次连接；所述数据输入端、所述第二温度计码转二进制码器以及所述数据动态单元匹配电路依次连接。3.根据权利要求2所述的分段伪数据加权平均DEM电路，其特征在于，所述伪数据加权平均电路包括：第一二进制码转温度计码器、移位寄存器、反相器、双路选择器、累加器、第一桶型移位器；其中，所述第一温度计码转二进制码器的第一输出端、所述反相器、所述双路选择器的第一输入端、所述累加器、所述第一桶型移位器的第一输入端依次连接；所述第一温度计码转二进制码器的第一输出端、所述双路选择器的第二输入端、所述累加器、所述第一桶型移位器的第一输入端依次连接；所述第一温度计码转二进制码器的第二输出端、所述累加器、所述第一桶型移位器的第一输入端依次连接；所述第一温度计码转二进制码器的第三输出端、所述第一二进制码转温度计码器、所述第一桶型移位器的第二输入端口依次连接；所述移位寄存器的输出端与所述双路选择器的第三输入端连接，其输入端与所述第二时钟信号端连接；所述第一桶型移位器的输出端与所述数据输出端连接。4.根据权利要求3所述的分段伪数据加权平均DEM电路，其特征在于，所述移位寄存器为8位线性反馈移位寄存器。5.根据权利要求3所述的分段伪数据加权平均DEM电路，其特征在于，所述累加器包括：全加器、第一触发器、第二触发器、第三触发器以及第四触发器；其中，所述全加器的第一输入端与所述双路选择器的输出端连接，其第一输出端与所述第一触发器的第一输入...

【专利技术属性】
技术研发人员：朱樟明，常科，刘术彬，丁瑞雪，刘帘曦，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61