半导体系统中的时钟控制技术方案

具有工艺、电压和温度(PVT)变化的半导体系统中的时钟生成和控制。半导体器件可以包括至少第一环形振荡器和第二环形振荡器，每个分别设置在最靠近运算电路的第一逻辑电路和第二逻辑电路的位置处，且生成第一振荡信号和第二振荡信号。检测电路配置为对第一振荡信号和第二振荡信号执行预定逻辑运算以生成第一时钟信号。校准电路配置为从检测电路接收第一时钟信号并且对第一环形振荡器和第二环形振荡器中的每一个执行延迟控制以生成用于操作运算电路的第二时钟信号。

Clock Control in Semiconductor Systems

Clock generation and control in semiconductor systems with process, voltage and temperature (PVT) variations. Semiconductor devices may include at least a first ring oscillator and a second ring oscillator, each located at the positions of the first and second logic circuits closest to the operation circuit, respectively, and generate the first and second oscillation signals. The detection circuit is configured to perform predetermined logic operations on the first oscillation signal and the second oscillation signal to generate the first clock signal. The calibration circuit is configured to receive the first clock signal from the detection circuit and perform delay control on each of the first ring oscillator and the second ring oscillator to generate a second clock signal for operating the operation circuit.

【技术实现步骤摘要】
半导体系统中的时钟控制本申请要求在韩国知识产权局于2017年10月13日提交的韩国专利申请第10-2017-0133562号和于2017年11月15日提交的韩国专利申请第10-2017-0152061号的优先权，将其公开通过引用完全包括于此。
本公开涉及集成电路中的时钟生成和控制，且具体地考虑工艺、电压和温度(PVT)变化。
技术介绍
比如集成电路(IC)的半导体电路包括包含晶体管及其他电路元件的多个逻辑电路(或逻辑小单元)。逻辑电路的性能和特性可能取决于PVT变化而不同，其中这种变化可能是全局(遍及IC发生)和/或局部变化(位置-特定的变化)。半导体电路中的全局变化可能由于改变生产工艺参数、电源电压和环境温度而发生。例如，当供应到半导体逻辑电路的电压处于规定范围的高端时，半导体电路的操作频率(例如，反映为处理速度)通常也在范围的高端。以类似方式，当IC周围的环境温度增大时，操作频率典型地减小。半导体电路的性能和特性的改变强烈地受PVT变化影响。局部变化是指取决于半导体电路中的位置的变化，即使在统一工艺条件下制造半导体电路。例如，遍及半导体电路的局部温度可能由于在各种位置(通过“即时的”电压降)而生成热量的电阻性元件的存在或者不存在而变化。供应到逻辑电路的电压也可能取决于芯片内的位置在幅值上变化。因此，位于在温度上与第二点不同的第一点处的第一逻辑电路可以具有与位于第二点处的相同设计的第二逻辑电路不同的操作频率及其他特性。同样地，位于电源电压接近规定范围的低端的点处的逻辑电路可能比位于电源电压较高的另一点处的逻辑电路操作得慢。时钟信号是操作半导体电路的逻辑电路所需的振荡电子信号。当时钟信号的频率在某个范围内时逻辑电路可以如想要地操作。然而，如果当显著的全局/局部PVT变化约束逻辑电路的性能时，时钟信号频率过高，则逻辑电路可能显示出定时误差。因此，为在期望的全局和局部变化的范围内以适当的时钟频率生成时钟信号，存在对于发生最大变化的情况，即，最坏情况提供足够时钟信号裕度的方法。然而，基于最坏情况设定时钟信号裕度是将统一标准应用于整个半导体电路的方案，且典型地不导致半导体电路的优化的性能和功耗。此外，最坏情况设定方案不灵活地响应于操作环境的改变。
技术实现思路
本专利技术概念的方面提供具有时钟生成和控制技术的半导体器件和系统，该时钟生成和控制技术能够通过在降低用于操作集成电路的时钟信号所需的裕度的同时克服与PVT对应的局部变化和全局变化来改进集成电路的性能和降低其功耗。本专利技术概念的方面还提供能够考虑与PVT对应的局部变化和全局变化来监视集成电路的性能的半导体器件和系统。根据本专利技术概念的方面，一种半导体器件可以包括设置在第一位置处且配置为生成第一振荡信号的第一环形振荡器。第二环形振荡器设置在第二位置处且配置为生成第二振荡信号，其中第一位置比第二位置更靠近运算电路的第一逻辑电路，且第二位置比第一位置更靠近运算电路的第二逻辑电路。检测电路可以配置为通过对第一振荡信号和第二振荡信号执行预定逻辑运算而生成第一时钟信号。校准电路可以配置为通过从检测电路接收第一时钟信号并且对第一环形振荡器和第二环形振荡器中的每一个执行延迟控制，来生成用于操作运算电路的第二时钟信号。根据本专利技术概念的另一方面，一种半导体器件可以包括以上述方式相对于第一逻辑电路和第二逻辑电路设置的上述第一环形振荡器和第二环形振荡器。检测电路可以配置为基于第一振荡信号和第二振荡信号生成反映运算电路的局部变化的第一时钟信号。校准电路配置为从检测电路接收第一时钟信号并在第一时钟信号中反映生产工艺参数、电源电压和温度(PVT)对应的全局变化，以生成用于操作运算电路的第二时钟信号。根据本专利技术概念的又一方面，一种半导体器件可以包括以上述方式相对于第一逻辑电路和第二逻辑电路设置的上述第一环形振荡器和第二环形振荡器。锁相环(PLL)设置在运算电路中的第三位置处，且配置为生成PLL时钟信号。检测电路配置为对第一振荡信号、第二振荡信号和PLL时钟信号执行预定逻辑运算，以生成用于操作运算电路的时钟信号。根据本专利技术概念的另外方面，提供了一种半导体系统，包括：第一关键路径复制，配置为通过反映与运算电路中的第一逻辑电路相关联的第一条件而生成第一振荡信号；第二关键路径复制，配置为通过反映与运算电路中的第二逻辑电路相关联的第二条件而生成第二振荡信号；监视控制电路，配置为生成用于选择第一关键路径复制的第一关键路径复制选择信号，将所生成的第一关键路径复制选择信号提供到第一关键路径复制，生成用于选择第二关键路径复制的第二关键路径复制选择信号，以及将所生成的第二关键路径复制选择信号提供到第二关键路径复制；以及检测电路，配置为从监视控制电路接收第一关键路径复制选择信号和第二关键路径复制选择信号，并且对第一振荡信号、第二振荡信号、第一关键路径复制选择信号和第二关键路径复制选择信号执行预定逻辑运算以生成用于监视运算电路的监视信号。在本专利技术概念的又一方面中，一种用于控制集成电路中的时钟的方法可以涉及分别使用N个环形振荡器生成N个振荡信号，其中N个环形振荡器分别设置得最靠近集成电路的N个逻辑电路中不同的一个逻辑电路。可以生成具有最初匹配N个振荡信号当中最慢的振荡频率的频率的时钟信号。可以响应于使用关键路径复制电路的信号定时测试来调整时钟信号的频率。具有调整的频率的时钟信号可以用于控制集成电路的N个逻辑电路。应当注意本专利技术概念的方面不限于该
技术实现思路
部分的方面。本专利技术概念的其他方面将从以下描述对本领域技术人员显而易见。附图说明本专利技术概念的上述及其他方面和特征将通过参考附图详细描述其示例实施例而变得更明显，在附图中相同的附图标记表示相同的组件或功能，在附图中：图1是图示根据本专利技术概念的实施例的半导体系统的示意图；图2是图示根据本专利技术概念的实施例的半导体器件的示意图；图3是图示根据本专利技术概念的实施例的示例环形振荡器的示意图；图4是图示根据本专利技术概念的实施例的检测电路的示意图；图5是图示根据本专利技术概念的实施例的半导体器件的示意图；图6是图示根据本专利技术概念的实施例的关键路径复制电路的示意图；图7是图示根据本专利技术概念的实施例的生成和控制半导体器件中的时钟的方法的流程图；图8是图示根据本专利技术概念的实施例的半导体系统的示意图；图9A是图示根据本专利技术概念的实施例的半导体器件的示意图；图9B示出了可以在图9A的半导体器件中使用的检测电路的示例配置；图10是图示根据本专利技术概念的实施例的半导体系统的示意图；图11是图示根据本专利技术概念的实施例的监视电路的示意图；以及图12是图示根据本专利技术概念的实施例的监视电路的检测电路的示意图。具体实施方式在下文中，将参考图1至图12描述根据本专利技术概念的某些示例实施例的半导体器件。图1是图示根据本专利技术概念的实施例的半导体系统1的示意图。半导体系统1包括多个逻辑电路20a、20b、20c和20d以及时钟生成电路10。以下，半导体系统1可以可互换地称为运算电路1或者集成电路(IC)1。多个逻辑电路20a至20d可以包括用于执行运算电路1需要的任意功能或者任务的逻辑元件或逻辑小单元(logiccell)。例如，多个逻辑电路20a至20d可以包括每个由多个晶体管和可选的其他电路元件(例如，电容器、电阻器等本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：第一环形振荡器，设置在第一位置处且配置为生成第一振荡信号；第二环形振荡器，设置在第二位置处且配置为生成第二振荡信号，所述第一位置比第二位置更靠近运算电路的第一逻辑电路，且所述第二位置比第一位置更靠近运算电路的第二逻辑电路；检测电路，配置为通过对第一振荡信号和第二振荡信号执行预定逻辑运算而生成第一时钟信号；以及校准电路，配置为通过从检测电路接收第一时钟信号并且对第一环形振荡器和第二环形振荡器中的每一个执行延迟控制，来生成用于操作运算电路的第二时钟信号。

【技术特征摘要】
2017.10.13 KR 10-2017-0133562;2017.11.15 KR 10-2011.一种半导体器件，包括：第一环形振荡器，设置在第一位置处且配置为生成第一振荡信号；第二环形振荡器，设置在第二位置处且配置为生成第二振荡信号，所述第一位置比第二位置更靠近运算电路的第一逻辑电路，且所述第二位置比第一位置更靠近运算电路的第二逻辑电路；检测电路，配置为通过对第一振荡信号和第二振荡信号执行预定逻辑运算而生成第一时钟信号；以及校准电路，配置为通过从检测电路接收第一时钟信号并且对第一环形振荡器和第二环形振荡器中的每一个执行延迟控制，来生成用于操作运算电路的第二时钟信号。2.如权利要求1所述的半导体器件，其中，由检测电路生成的第一时钟信号反馈到第一环形振荡器和第二环形振荡器，以使得第一环形振荡器和第二环形振荡器中的每一个振荡。3.如权利要求1所述的半导体器件，其中，所述校准电路将用于对第一环形振荡器和第二环形振荡器中的每一个执行延迟控制的延迟控制信号提供到第一环形振荡器和第二环形振荡器。4.如权利要求3所述的半导体器件，其中，所述第一环形振荡器和第二环形振荡器每个包括配置为将振荡周期调整到第一单元周期的第一振荡周期调整电路和配置为将振荡周期调整到小于第一单元周期的第二单元周期的第二振荡周期调整电路，以及其中，所述延迟控制信号控制第一振荡周期调整电路和第二振荡周期调整电路。5.如权利要求1所述的半导体器件，其中，所述第一振荡信号和第二振荡信号是异步信号，且所述检测电路是配置为以匹配第一振荡信号和第二振荡信号当中的最慢振荡频率的频率输出第一时钟信号的C-单元类型电路。6.如权利要求1所述的半导体器件，其中，所述校准电路将用于仅使能第一环形振荡器和第二环形振荡器之一来将第一振荡信号或者第二振荡信号输出到检测电路的使能信号提供到第一环形振荡器和第二环形振荡器。7.如权利要求6所述的半导体器件，其中，所述校准电路将环形振荡器选择信号提供到检测电路，并且从检测电路接收具有匹配从由使能信号使能的环形振荡器输出的第一振荡信号或者第二振荡信号的时钟频率的第一时钟信号。8.如权利要求7所述的半导体器件，其中，所述检测电路包括第一逻辑门、第二逻辑门、第三逻辑门和第四逻辑门，其中，所述第一逻辑门和第二逻辑门分别对第一振荡信号和第二振荡信号执行第一逻辑运算和第二逻辑运算，其中，所述第三逻辑门对第一逻辑门的输出信号和第四逻辑门的输出信号执行第三逻辑运算，以及其中，所述第四逻辑门对第二逻辑门的输出信号、环形振荡器选择信号的反相信号和第三逻辑门的输出信号执行第四逻辑运算。9.如权利要求1所述的半导体器件，进一步包括关键路径复制电路，配置为从检测电路接收第一时钟信号并且检查在多个关键路径中在第一时钟信号中是否已经发生定时误差。10.如权利要求9所述的半导体器件，其中，所述关键路径复制电路包括反映第一预定条件的第一关键路径复制，以及反映第二预定条件的第二关键路径复制。11.如权利要求1所述的半导体器件，其中，所述第一时钟信号基于第一振荡信号的频率反映第一逻辑电路的第一操作环境，并且基于第二振荡信号的频率反映第二逻辑电路的第二操作环境。12.如权利要求1所述的半导体器件，进一步包括由校准电路访问的查询表(LUT)，以及其中，所述校准电路配置为从查询表接收预先存储的数...

【专利技术属性】
技术研发人员：金容焕，金郁，金智娟，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR