半导体器件制造技术

提供了一种半导体器件，其包括：衬底，其包括构造为在彼此垂直的第一方向和第二方向上延伸的顶表面；栅极堆叠结构，其设置在衬底上，在第一方向上彼此间隔开，并构造为在第二方向上延伸；第一区域，栅极堆叠结构的顶表面的水平在第一区域中是恒定的；第二区域，栅极堆叠结构的顶表面的水平在第二区域中是台阶状的，第二区域被构造为围绕第一区域的至少一部分；以及导电线，其在第二区域中设置于栅极堆叠结构之间并构造为在第二方向上以凹凸不平的形式延伸。

semiconductor device

A semiconductor device is provided, which includes: a substrate, comprising a top surface constructed to extend in the first and second directions perpendicular to each other; a gate stacking structure, which is arranged on the substrate, separated from each other in the first direction, and constructed to extend in the second direction; and a first region, where the level of the top surface of the gate stacking structure is constant in the first region; In the second region, the level of the top surface of the grid stacking structure is stepped in the second region, the second region is constructed around at least one part of the first region, and the conductive wire is arranged between the grid stacking structures in the second region and is constructed to extend in a concave and convex manner in the second direction.

【技术实现步骤摘要】
半导体器件
本公开涉及半导体器件，更具体地，涉及垂直型半导体存储器件。
技术介绍
为了实现优异的性能和降低的经济成本，需要增加半导体器件的集成度。尤其，半导体存储器件的集成度是决定产品价格的重要因素。根据相关技术的二维半导体存储器件的集成度主要由单位存储单元的面积决定，因而极大地受到用于形成精细图案的技术水平影响。然而，昂贵的设备被用于形成精细图案，并且芯片管芯的面积是有限的。因此，二维半导体存储器件的集成度在增加但仍受到限制。因此，越来越多地需要具有三维(3D)结构的垂直型半导体存储器件。
技术实现思路
本公开提供了具有提高的可靠性和提高的制造经济可行性的垂直型半导体存储器件。根据某些实施方式，本公开涉及一种半导体器件，其包括：衬底，其包括在彼此垂直的第一方向和第二方向上延伸的顶表面；栅极堆叠结构，其设置在衬底上，在第一方向上彼此间隔开，并在第二方向上延伸；第一区域，栅极堆叠结构的顶表面的水平在第一区域中是恒定的；第二区域，栅极堆叠结构的顶表面的水平在第二区域中是台阶状的，第二区域围绕第一区域的至少一部分；以及导电线，其在第二区域中设置在栅极堆叠结构之间并包括沿第一方向延伸的第一线形区段和沿第二方向延伸的第二线形区段。根据某些实施方式，本公开涉及一种半导体器件，其包括：衬底，其包括单元阵列区域和围绕单元阵列区域的接触连接区域；栅极堆叠结构，其在平行于衬底的顶表面的第一方向上彼此间隔开；以及公共源极线，其设置在由栅极堆叠结构中两个相邻的栅极堆叠结构限定的空间中，其中，在接触连接区域中，栅极堆叠结构的顶表面的垂直水平随着离单元阵列区域的距离增加而依次降低，并且栅极堆叠结构具有在垂直于第一方向的第二方向上延伸并包括矩形的凸出部和凹入部的侧面，以及其中公共源极线的顶表面的水平是恒定的并且公共源极线根据栅极堆叠结构的侧面的形状而形成。根据某些实施方式，本公开涉及一种半导体器件，其包括：衬底，其包括在第一方向和垂直于第一方向的第二方向上延伸的顶表面；垂直结构，其被构造为在垂直于衬底的顶表面的第三方向上延伸；字线，其被构造为围绕垂直结构并被堆叠为在第三方向上彼此间隔开；以及导电线，其被构造为垂直地交叉字线并在接触区域中具有沿第一方向延伸的第一侧面、沿第二方向延伸的第二侧面、以及以平坦的形式延伸的顶表面，接触区域是字线的堆叠数量减少的区域。附图说明实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：图1是根据一示例性实施方式的垂直型半导体存储器件的单元阵列的等效电路图；图2是根据一示例性实施方式的半导体器件的单元区域的示意俯视图；图3是图2的部分A的放大透视图，示出根据一示例性实施方式的半导体器件的接触连接区域中的公共源极线；图4是根据一示例性实施方式的半导体器件的接触连接区域的俯视图；图5是图2的部分B的放大透视图，示出根据一示例性实施方式的半导体器件的单元阵列区域中的公共源极线；图6是根据一示例性实施方式的半导体器件的单元阵列区域的俯视图；图7A至7I是用于说明根据一示例性实施方式的制造半导体器件的方法的剖视图；图8是根据另一示例性实施方式的半导体器件的接触连接区域的俯视图；图9是根据另一示例性实施方式的半导体器件的接触连接区域的俯视图；以及图10是根据一示例性实施方式的半导体器件的示意框图。具体实施方式在下文中，将参照附图详细描述实施方式。图1是根据一示例实施方式的垂直型半导体存储器件的单元阵列的电路图。参照图1，单元阵列1000可以包括多个存储单元串MS。单元阵列1000包括多个位线(BL)BL1、BL2、……、和BLm、多个字线(WL)WL1、WL2、……、WLn-1和WLn、至少一个串选择线(SSL)、至少一个地选线(GSL)以及公共源极线(CSL)。多个存储单元串(MS)形成在多个位线(BL)BL1、BL2、……、和BLm与公共源极线(CSL)之间。多个存储单元串(MS)的每个包括串选择晶体管(SST)、地选择晶体管(GST)以及多个存储单元晶体管(MC)MC1、MC2、……、MCn-1和MCn。串选择晶体管(SST)的漏极区域连接到位线(BL)BL1、BL2、……、和BLm，地选择晶体管(GST)的源极区域连接到公共源极线(CSL)。公共源极线(CSL)是形成在公共源极区域中的导电线，多个地选择晶体管(GST)的源极区域共同连接到公共源极区域。稍后将提供对公共源极线(CSL)的详细描述。串选择晶体管(SST)可以连接到串选择线(SSL)，地选择晶体管(GST)可以连接到地选择线(GSL)。此外，多个存储单元晶体管(MC)MC1、MC2、……、MCn-1和MCn可以分别连接到字线(WL)WL1、WL2、……、WLn-1和WLn。单元阵列1000可以布置成三维(3D)结构。构成存储单元串(MS)的多个存储单元晶体管(MC)MC1、MC2、……、MCn-1和MCn可以具有它们垂直于衬底(见图3的100)的顶表面彼此串联联接的结构。因此，串选择晶体管(SST)、地选择晶体管(GST)和多个存储单元晶体管(MC)MC1、MC2、……、MCn-1和MCn的每个的沟道区域可以基本上垂直于衬底(见例如图3的衬底100)的顶表面延伸。当在此使用时，被描述为“连接”的项目可以是指电连接使得电信号能从一个项目传递到另一个项目。例如，物理连接到另一导电部件(例如配线、焊盘、内部电线等)的一导电部件(例如配线、焊盘、内部电线等)也可以电连接到所述另一导电部件以允许电信号在其间通信。图2是根据一示例实施方式的半导体器件的单元区域的示意俯视图。参照图2，单元区域1100可以包括单元阵列区域CA和围绕单元阵列区域CA的接触连接区域CT。半导体器件可以包括单元区域1100和外围电路区域(未示出)。栅极堆叠结构GS形成在单元区域1100中并包括其中堆叠多个栅电极层130(例如栅电极层131至136)的结构。多个栅电极层131至136可以在垂直于衬底100的第三方向(Z方向)上堆叠，衬底100包括在彼此垂直的第一方向(X方向)和第二方向(Y方向)上延伸的衬底100的顶表面。多个栅电极层(131至136)可以对应于如以上在图1中所述的字线(WL)、串选择线(SSL)和/或地选择线(GSL)。栅极堆叠结构GS可以包括在第三方向(Z方向)上延伸的沟道结构110、以及连接到多个栅电极层131至136并在第三方向(Z方向)上延伸的接触插塞170。多个绝缘层(见例如图3的绝缘层140)可以设置在多个栅电极层131至136的每个下方和/或在多个栅电极层131至136的每个上。多个栅电极层131至136的面积可以随着沿第三方向(Z方向)远离衬底100的顶表面而减小。例如，垂直堆叠的多个栅电极层130中的各栅电极层的(如按X方向和Y方向上的长度测量的)表面面积可以从栅电极层130中最下面的栅电极层到多个栅电极层130中最上面的栅电极层而逐渐地减小，使得每个栅电极层130的面积随着栅电极层130越靠近栅极堆叠结构GS的顶部而逐步减小。因此，栅极堆叠结构GS的边缘区域可以具有台阶形状。例如，栅极堆叠结构GS在接触连接区域CT中的(如在Z方向上测量的)垂直高度可以随着从单元阵列区域CA起进入到接触连接区域CT中的距离增加而逐渐减小，而栅极堆叠结本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底，其包括在彼此垂直的第一方向和第二方向上延伸的顶表面；栅极堆叠结构，其设置在所述衬底上，在所述第一方向上彼此间隔开，并且在所述第二方向上延伸；第一区域，所述栅极堆叠结构的顶表面的水平在所述第一区域中是恒定的；第二区域，所述栅极堆叠结构的顶表面的水平在所述第二区域中是台阶状的，所述第二区域围绕所述第一区域的至少一部分；以及导电线，其在所述第二区域中设置在所述栅极堆叠结构之间并且包括沿所述第一方向延伸的第一线形区段和沿所述第二方向延伸的第二线形区段。

【技术特征摘要】
2017.10.16 KR 10-2017-01342461.一种半导体器件，包括：衬底，其包括在彼此垂直的第一方向和第二方向上延伸的顶表面；栅极堆叠结构，其设置在所述衬底上，在所述第一方向上彼此间隔开，并且在所述第二方向上延伸；第一区域，所述栅极堆叠结构的顶表面的水平在所述第一区域中是恒定的；第二区域，所述栅极堆叠结构的顶表面的水平在所述第二区域中是台阶状的，所述第二区域围绕所述第一区域的至少一部分；以及导电线，其在所述第二区域中设置在所述栅极堆叠结构之间并且包括沿所述第一方向延伸的第一线形区段和沿所述第二方向延伸的第二线形区段。2.根据权利要求1所述的半导体器件，其中所述第一线形区段沿所述第一方向上的第一直线延伸，所述第二线形区段沿所述第二方向上的第二直线延伸，以及其中所述第一线形区段和所述第二线形区段交替地彼此连接，因而具有矩形的凸出部和凹入部。3.根据权利要求2所述的半导体器件，其中连接所述第二直线的虚拟直线在所述第一方向上彼此间隔开相同的距离。4.根据权利要求2所述的半导体器件，其中所述栅极堆叠结构的每个包括垂直于所述衬底的所述顶表面堆叠的栅电极层，以及其中，在所述第二区域中，所述栅电极层在所述导电线中的一个导电线的三个或更多个表面处面对所述一个导电线。5.根据权利要求1所述的半导体器件，其中所述导电线一体地形成在所述栅极堆叠结构之间。6.根据权利要求1所述的半导体器件，其中，在所述第二区域中，接触插塞在所述第二方向上沿直线设置于所述栅极堆叠结构上，并且所述接触插塞的底表面的水平依次更靠近所述衬底。7.根据权利要求6所述的半导体器件，其中，在所述第一方向上，所述导电线横跨在所述第二方向上沿所述直线设置的所述接触插塞中的至少一个接触插塞。8.根据权利要求1所述的半导体器件，其中，在所述第一区域中，所述导电线设置在所述栅极堆叠结构之间并且在所述第二方向上以直线延伸。9.根据权利要求8所述的半导体器件，其中，在所述第一区域中，所述栅极堆叠结构具有在所述第二方向上以直线延伸的侧面，以及其中，在所述第二区域中，所述栅极堆叠结构具有在所述第二方向上以凹凸不平的形式延伸的侧面。10.根据权利要求1所述的半导体器件，其中所述导电线是公共源极线。11.一种半导体器件，包括：衬底，其包括单元阵列区域和围绕所述单元阵列区域的接触连接区域；栅极堆叠结构，其在平行于所述衬底的顶表面的第一方向上彼此间隔...

【专利技术属性】
技术研发人员：李英硕，李太熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR