半导体存储器装置及其制造方法制造方法及图纸

本发明专利技术公开了一种半导体存储器装置及一种制造半导体存储器装置的方法。所述半导体存储器装置包括：装置隔离层，界定衬底的有源区；以及栅极线，掩埋在衬底中且穿过有源区延伸。栅极线中的每一者包括：导电层；衬层，设置在导电层与衬底之间且将导电层与衬底分隔开；以及第一逸出功调整层，设置在导电层及衬层上。第一逸出功调整层包含第一逸出功调整材料。第一逸出功调整层的逸出功小于导电层及衬层的逸出功。本发明专利技术的半导体存储器装置具有增强的电特性。

Semiconductor Memory Device and Its Manufacturing Method

The invention discloses a semiconductor memory device and a method for manufacturing a semiconductor memory device. The semiconductor memory device comprises a device isolation layer, an active region of the substrate defined, and a gate line buried in the substrate and extended through the active region. Each of the grid wires includes a conductive layer; a liner, which is arranged between the conductive layer and the substrate and separates the conductive layer from the substrate; and a first escape power adjustment layer, which is arranged on the conductive layer and the liner. The first escape power adjustment layer includes the first escape power adjustment material. The first escape work of the adjusting layer is less than that of the conducting layer and the liner. The semiconductor memory device of the present invention has enhanced electrical characteristics.

【技术实现步骤摘要】
半导体存储器装置及其制造方法[相关申请的交叉参考]本专利申请主张在2017年10月16日在韩国知识产权局提出申请的韩国专利申请第10-2017-0134232号的优先权，所述韩国专利申请的全部内容并入本申请供参考。
本专利技术概念的示例性实施例涉及一种半导体存储器装置以及一种制造所述半导体存储器装置的方法，且更具体来说，涉及一种包括掩埋栅极线的半导体存储器装置及一种制造所述半导体存储器装置的方法。
技术介绍
半导体装置通常因其尺寸小、功能多和/或制作成本低而被用于电子产业，且可被分类为以下中的任意一者：存储逻辑数据的半导体存储器装置、处理逻辑数据的运算的半导体逻辑装置以及具有用于存储逻辑数据的存储器元件与用于处理逻辑数据的运算的逻辑元件二者的混合半导体装置。近来，为获得具有高速度及低功耗的电子产品，嵌入在电子产品中的半导体装置常常需要具有高运行速度和/或较低的操作电压。因此，半导体装置的集成度已变得更高。半导体装置的高集成度可能使半导体装置的可靠性降低。然而，随着电子产业的进步，越来越需要半导体装置的高可靠性。因此，已进行了各种研究来提高半导体装置的可靠性。
技术实现思路
本专利技术概念的示例性实施例提供一种半导体存储器装置以及一种制造所述半导体存储器装置的方法，所述半导体存储器装置具有增强的电特性。根据本专利技术概念的示例性实施例，一种半导体存储器装置可包括：装置隔离层，界定衬底的有源区；以及栅极线，掩埋在所述衬底中且穿过所述有源区延伸。所述栅极线中的每一者可包括：导电层；衬层，设置在所述导电层与所述衬底之间且将所述导电层与所述衬底分隔开；以及第一逸出功调整层，设置在所述导电层及所述衬层上，所述第一逸出功调整层包含第一逸出功调整材料。所述第一逸出功调整层的逸出功可小于所述导电层及所述衬层的逸出功。根据本专利技术概念的示例性实施例，一种制造半导体存储器装置的方法可包括：在衬底中形成装置隔离层，所述装置隔离层界定有源区；在所述衬底中形成沟槽，所述沟槽穿过所述有源区延伸；在所述沟槽的下部部分中形成衬层，所述衬层覆盖所述沟槽的底部表面及内侧壁表面；在所述衬层上形成导电层，所述导电层填充所述沟槽的所述下部部分；在所述导电层及所述衬层上沉积初步第一逸出功调整层；在所述初步第一逸出功调整层的顶表面及所述沟槽的所述内侧壁表面上形成来源材料层，所述来源材料层包含第一逸出功调整材料；使所述第一逸出功调整材料从所述来源材料层扩散到所述初步第一逸出功调整层中，以形成第一逸出功调整层；以及移除所述来源材料层。根据本专利技术概念的示例性实施例，一种半导体存储器装置可包括：衬底，包括装置隔离层，所述装置隔离层界定沿第一方向排列的有源区；栅极线，掩埋在所述衬底的上部部分中的沟槽中且在与所述第一方向相交的第二方向上穿过所述有源区延伸，所述栅极线将所述有源区分隔成第一掺杂区及第二掺杂区；以及位线，设置在所述栅极线上且在与所述第一方向及所述第二方向相交的第三方向上延伸。所述栅极线中的每一者可包括：衬层，设置在所述沟槽的下部部分上且沿所述沟槽的底部表面及所述沟槽的侧壁延伸；导电层，设置在所述衬层上且填充所述沟槽的所述下部部分；以及逸出功调整层，设置在所述衬层及所述导电层上。所述衬层及所述逸出功调整层可包含金属氮化物。所述逸出功调整层还可包括与所述金属氮化物的金属材料不同的逸出功调整材料。附图说明通过参照附图详细阐述本专利技术概念的示例性实施例，本专利技术概念的以上及其他特征将变得更显而易见，在附图中：图1是示出根据本专利技术概念示例性实施例的半导体存储器装置的平面图。图2A是示出根据本专利技术概念示例性实施例的半导体存储器装置的剖视图。图2B是图2A所示区段A的放大图。图3及图4是示出根据本专利技术概念示例性实施例的半导体存储器装置的剖视图。图5至图11是示出根据本专利技术概念示例性实施例的制造半导体存储器装置的方法的剖视图。图12至图15是示出根据本专利技术概念示例性实施例的制造半导体存储器装置的方法的剖视图。由于图1至图15中的图式旨在用于说明目的，因此图式中的元件未必按比例绘示。举例来说，可出于清晰目的而放大或夸大一些元件。[符号的说明]100：衬底110：装置隔离层120：沟槽210：栅极介电层215：绝缘层220：衬层221、241：晶粒230：导电层240：第一逸出功调整层245：初步第一逸出功调整层250：第一顶盖层260：第二逸出功调整层270：来源材料层310：第一接垫320：第二接垫400：第一层间介电层510：第一接触件520：第二顶盖层530：绝缘间隔件540：第二层间介电层610：第二接触件620：第一电极630：介电层640：第二电极700：支撑层A：区段ACT：有源区BL：位线CA：电容器D1：第一方向D2：第二方向D3：第三方向GL：栅极线h1：高度I-I'、II-II'：线L1、L2：长度SD1：第一掺杂区SD2：第二掺杂区W1、W2：宽度具体实施方式本专利技术概念的示例性实施例涉及一种半导体存储器装置，在下文中将参照附图阐述所述半导体存储器装置。图1是示出根据本专利技术概念示例性实施例的半导体存储器装置的平面图。图2A是沿图1所示线I-I'及线II-II'截取的剖视图，其示出根据本专利技术概念示例性实施例的半导体存储器装置。图2B是图2A所示区段A的放大图。参照图1及图2A，衬底100中可设置有装置隔离层110，装置隔离层110界定有源区ACT。衬底100可包括半导体衬底。举例来说，半导体衬底可为或可包括硅(Si)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。半导体衬底还可包括其他半导体材料，例如(举例来说)包含至少一种III族元素及至少一种V族元素的III-V半导体。另外，衬底100可包括一个或多个半导体层或结构且可包括半导体装置的有源部分或可操作部分。有源区ACT可具有主轴排列在与第一方向D1及第二方向D2相交的第三方向D3上的条形形状，其中第一方向D1与第二方向D2彼此垂直。衬底100中可设置有多条栅极线GL，当在平面图中观察时，所述多条栅极线GL与有源区ACT及装置隔离层110交叉。栅极线GL可为字线。栅极线GL可在第二方向D2上延伸，且可在第一方向D1上彼此间隔开。栅极线GL可掩埋在衬底100中。举例来说，栅极线GL可设置在衬底100的沟槽120中，且可延伸穿过有源区ACT及装置隔离层110。以下对栅极线进行详细阐述。栅极线GL中的每一者可包括导电层230、衬层220及第一逸出功调整层240。衬层220可共形地覆盖沟槽120的下部部分。举例来说，衬层220可覆盖沟槽120的底部表面且局部地覆盖沟槽120的侧壁，且可具有U形横截面。举例来说，衬层220可覆盖沟槽120的底部表面及沟槽120的内侧壁的下部部分。衬层220可具有主轴指向与沟槽120的内侧壁垂直的方向或者主轴与衬底100的顶表面平行的晶粒。举例来说，如图2B中所示，衬层220的晶粒221在与衬底100的顶表面垂直的方向上可具有宽度W1，且在与衬底100的顶表面平行的方向上可具有比宽度W1大的长度L1。另外，衬层220可具有与衬底100的顶表面平行的第一晶体平面，且第一晶体平面可为滑移面(slipplane)。衬层220可包含金属材料或金属材料的氮化物。举例来说，金属材料可包含钛(Ti)本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，包括：装置隔离层，界定衬底的有源区；以及栅极线，掩埋在所述衬底中且穿过所述有源区延伸，其中所述栅极线中的每一者包括：导电层；衬层，设置在所述导电层与所述衬底之间且将所述导电层与所述衬底分隔开；以及第一逸出功调整层，设置在所述导电层及所述衬层上，所述第一逸出功调整层包含第一逸出功调整材料，其中所述第一逸出功调整层的逸出功小于所述导电层及所述衬层的逸出功。

【技术特征摘要】
2017.10.16 KR 10-2017-01342321.一种半导体存储器装置，包括：装置隔离层，界定衬底的有源区；以及栅极线，掩埋在所述衬底中且穿过所述有源区延伸，其中所述栅极线中的每一者包括：导电层；衬层，设置在所述导电层与所述衬底之间且将所述导电层与所述衬底分隔开；以及第一逸出功调整层，设置在所述导电层及所述衬层上，所述第一逸出功调整层包含第一逸出功调整材料，其中所述第一逸出功调整层的逸出功小于所述导电层及所述衬层的逸出功。2.根据权利要求1所述的半导体存储器装置，其中所述导电层的顶表面位于比所述衬层的顶表面的水平高度高的水平高度处，且所述半导体存储器装置还包括设置在所述第一逸出功调整层与所述衬层之间的第二逸出功调整层，其中所述第二逸出功调整层包含所述第一逸出功调整材料，且所述第二逸出功调整层的逸出功小于所述导电层及所述衬层的逸出功。3.根据权利要求1所述的半导体存储器装置，其中所述导电层的顶表面具有凸出地弯曲的表面，所述凸出地弯曲的表面面朝上以突出到所述衬层的顶表面之外，其中所述第一逸出功调整层的底表面覆盖所述导电层的所述顶表面及所述衬层的所述顶表面。4.根据权利要求1所述的半导体存储器装置，其中所述衬层中的晶粒的主轴排列在与所述衬底的顶表面平行的方向上，且所述第一逸出功调整层中的晶粒的主轴排列在与所述衬底的所述顶表面垂直的方向上。5.根据权利要求1所述的半导体存储器装置，其中所述衬层与所述第一逸出功调整层包含相同的材料，且所述衬层不包含所述第一逸出功调整材料。6.根据权利要求5所述的半导体存储器装置，其中所述衬层及所述第一逸出功调整层包含金属或金属氮化物，且所述第一逸出功调整材料包含镧。7.根据权利要求1所述的半导体存储器装置，其中所述第一逸出功调整层还包含第二逸出功调整材料。8.根据权利要求1所述的半导体存储器装置，还包括设置在所述栅极线与所述衬底之间的栅极介电层，其中所述栅极介电层具有与所述第一逸出功调整层相邻且包含所述第一逸出功调整材料的部分。9.根据权利要求8所述的半导体存储器装置，其中所述栅极介电层的与所述第一逸出功调整层相邻的所述部分还包含第二逸出功调整材料。10.根据权利要求1所述的半导体存储器装置，还包括设置在所述栅极线上的顶盖层。11.根据权利要求1所述的半导体存储器装置，还包括：掺杂区，设置在所述有源区中，其中所述掺杂区包括设置在所述栅极线之间的第一掺杂区及设置在所述栅极线与所述装置隔离层之间的第二掺杂区；位线，设置在所述衬底上且连接到所述第一掺杂区；以及电容器，设置在所述衬底上且连接到所述第二掺杂区。12...

【专利技术属性】
技术研发人员：全南镐，李进成，李炫静，禹东秀，许栋圭，洪载昊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR