一种基于P型外延的JCD集成器件及其制备方法技术

本发明专利技术涉及一种基于P型外延的JCD集成器件及其制备方法，属于功率半导体集成技术领域。本发明专利技术通过以下主要工艺步骤：制备衬底；形成N+埋层；生长P型外延层；形成穿通隔离区；制备场氧；N阱注入、推阱；P阱注入、推阱；JFET的栅极N型区注入、推结；制备栅氧和多晶硅；N+注入；P+注入；制备欧姆孔；退火激活；淀积并刻蚀金属层，将PJFET﹑CMOS﹑nLDMOS和(或没有)Poly电阻和Poly二极管、Poly电容、阱电阻集成在同一芯片上。本发明专利技术高低压器件兼容性好，隔离效果好，掩模版次少。JFET具有高精度模拟特性、输入阻抗大、高速、抗辐照特性好等优点，实现了低压JFET器件与高压控制DMOS部分、低压逻辑CMOS部分的集成，可应用于电源管理IC、保护类电路和集成运放的工艺设计中。

A JCD Integrated Device Based on P-type Epitaxy and Its Preparation Method

The invention relates to a JCD integrated device based on P-type epitaxy and a preparation method thereof, belonging to the field of power semiconductor integration technology. The invention adopts the following main technological steps: preparing substrate; forming N+buried layer; growing P-type epitaxy layer; forming through isolation zone; preparing field oxygen; N-well injection and push trap; P-well injection and push trap; JFET gate N-zone injection and push junction; preparing gate oxygen and polycrystalline silicon; N+injection; P+injection; preparing ohm hole; annealing activation; depositing and etching metal layer to deposit PJFET, CMOS, LDnMO. S and (or no) Poly resistors and Poly diodes, Poly capacitors and well resistors are integrated on the same chip. The high and low voltage device of the invention has good compatibility, good isolation effect and fewer masks. JFET has the advantages of high precision simulation, high input impedance, high speed and good radiation resistance. It realizes the integration of low voltage JFET device with high voltage control DMOS and low voltage logic CMOS. It can be used in the process design of power management IC, protection circuit and integrated operational amplifier.

【技术实现步骤摘要】
一种基于P型外延的JCD集成器件及其制备方法
本专利技术属于功率半导体集成
，具体涉及一种基于P型外延的JCD集成器件及其制备方法。
技术介绍
40多年来，半导体技术沿着摩尔定律的路线不断缩小芯片特征尺寸，然而目前半导体技术已经发展到一个瓶颈：随着线宽的越来越小，制造成本呈指数上升；而且随着线宽接近纳米尺度，量子效应越来越明显，同时芯片的泄漏电流也越来越大。因此半导体技术的发展必须考虑“后摩尔时代”问题。2005年国际半导体技术发展路线图(internationaltechnologyroadmapforsemiconductors，简称ITRS)提出了超越摩尔定律(morethanMoore)的概念。功率半导体器件和功率集成技术在morethanMoore中扮演十分重要的角色，主要用于现代电子系统中的变频、变压、变流、功率放大、功率管理等功率处理电路，也是当今消费类电子、工业控制和国防装备等领域中的关键技术之一。功率集成电路(powerintegratedcircuit)是指将高压功率器件与控制电路、外围接口电路及保护电路等集成在同一芯片的集成电路，是系统信号处理部分和执行部分的桥梁。功率集成技术要实现高压器件和低压器件的工艺兼容，尤其要选择合适的隔离技术，为控制制造成本，还必须考虑工艺层次的复用性。随着电子系统应用需求的发展，要求集成更多的低压逻辑电路和存储模块，实现复杂的智能控制；作为强弱电桥梁的功率集成电路还必须实现低功耗和高效率；恶劣的应用环境要求其具有良好的性能和可靠性。因此，功率集成技术需要在有限的芯片面积上实现高低压兼容、高性能、高效率与高可靠性。BCD(Bipolar-CMOS-DMOS)集成技术是现目前主流的功率半导体集成技术，其将高精度的Bipolar模拟电路、高集成度的CMOS逻辑电路和大功率的DMOS器件集成到同一个芯片上，结合了双极型电路的低噪声、高精度、大电流密度，CMOS电路的低功耗、高集成度、逻辑控制简单以及DMOS器件的高输入阻抗、高功率容量、开关速度快、热稳定性好等诸多优势。其中的双极型器件为电流控制多子和少子工作的器件，由于双极型器件制造工艺复杂，难以实现大规模集成。电子行业的飞速进步对功率集成提出了越来越高的要求，电力电子器件的复合化、模块化及功率集成逐渐成为了行业主流需求。结型场效应管(JFET)作为多子导电场效应器件，其是利用外加的栅极电压来改变PN结空间电荷区宽度，进而来控制沟道导电能力；同时FET也是一种单极型器件，相比双极型器件，具有输入阻抗高，功耗低，开关特性好的优势。由于JFET的集成运放具有输入阻抗高、温度稳定性好、噪声低、输入偏置电流小等优越特性，实际上，国外在20世纪90年代便推出了一系列的JFET运放，并在航空航天、通信和工业领域都取得了长足发展，主要是用于对微弱信号的采集、检测和放大。此外，JFET具有可控的可变电阻区，线性放大特性更佳。然而，现阶段绝大部分集成运放都还是以模块形式的分立元器件构成，现有JFET集成运放技术中仅实现集成JFET与双极型器件。而对于低压JFET与高压控制部分、低压逻辑部分的集成尚未有所研究，同时工艺兼容也未做出突破。CMOS由N沟道和P沟道MOS场效应晶体管对管构成，以推挽形式工作来实现逻辑功能，CMOS逻辑器件凭借其高集成度、强抗干扰和超低功耗逐渐成为了集成电路的主流器件。功率输出级DMOS管是功率集成电路的核心和关键。DMOS主要有两种类型。垂直双扩散金属氧化物半导体场效应管VDMOS和横向双扩散金属氧化物场效应管LDMOS。后者由于更容易与CMOS工艺兼容而被广泛采用。LDMOS是一种双扩散结构的功率器件，其导通电阻RON与器件耐压BV存在RON∝BV2.3～2.6的关系，使得器件的耐压和导通电阻存在矛盾关系，限制了LDMOS器件的高压应用。为了克服这个问题，在1979年，J.A.Apples等人提出了Resurf(ReduceSurfaceField)技术，2001年Y.S.Huang又提出了DoubleResurf技术，广泛应用于体硅和SOILDMOS器件中，DoubleResurf技术通过在器件的漂移区表面引入一个相反掺杂类型半导体降场层，以此来改变器件内部的纵向电场分布，在保证高击穿电压的同时，还可以提高漂移区浓度，降低器件的导通电阻，优化器件耐压和导通电阻的矛盾关系。单芯片集成的半导体功率电路一直以来都是功率电子学界的研究热点。现有技术中通常是分立使用JFET器件、CMOS器件和DMOS器件来构成功率电路，这样系统的元件数、互连数和焊点数较多，导致系统可靠性差、功耗大、成本高、体积和重量大，无法满足电子行业轻量化和集成化的发展趋势。故而，实现有源元件JFET、CMOS、DMOS器件的单片集成也成为了本领域技术人员亟待解决的技术问题，JFET-CMOS-DMOS集成器件的开发意义重大。然而，JFET器件的集成技术目前还存在兼容性、JFET器件性能不佳等诸多问题。由于JFET器件本身双栅结构的特殊性，技术人员在面对实现低压JFET与高压控制部分、低压逻辑部分的单片集成，高压DMOS与低压JFET部分的兼容以及JFET与CMOS部分的兼容仍然存在集成障碍，由于JFET器件的制造工艺复杂，其饱和特性和夹断特性难以同时满足应用要求，致使JFET器件性能以及相关集成运放的发展受到限制。
技术实现思路
鉴于上文所述，本专利技术针对现目前采用分离JFET、CMOS和DMOS器件设计功率集成电路所存在的缺陷，提供一种基于P型外延的JCD(JFET-CMOS-DMOS)集成器件，利用单片集成技术将包括低压P沟道JFET(PJFET)、低压CMOS和高压nLDMOS的有源元件和无源元件(或没有无源元件)集成在同一芯片上。为了实现上述目的，本专利技术的技术方案如下：一种基于P型外延层的JCD集成器件，其特征在于，包括集成于同一P型衬底1上的低压PJFET器件区、低压CMOS器件区、和高压nLDMOS器件区；所述CMOS器件区包括紧邻的低压PMOS器件区和低压NMOS器件区；所述低压PJFET器件区、低压PMOS器件区、低压NMOS器件区和高压nLDMOS器件区设置在所述P型衬底1表面的P型外延层3中且彼此隔离；在低压PMOS器件区和低压NMOS器件区下方的P型衬底1和P型外延层3之间具有第一N+埋层201；在低压PJFET器件区下方的P型衬底1和P型外延层3之间具有第二N+埋层202。进一步地，所述高压nLDMOS包括P型外延层3中紧邻的P阱701和N阱601；所述N阱601中远离P阱701一侧的顶层中具有与漏极金属15相接触的N+漏区112；所述P阱701中包括并排设置的P+接触区121和N+源区111，所述P+接触区121和N+源区111与源极金属14相接触；所述N+源区111的一侧与其相邻近侧P型外延层3之间的P阱701表面上具有栅氧化层9，所述栅氧化层9的上表面覆盖有多晶硅栅区101；所述P型外延层3远离P阱701和N阱601的表面分别具有场氧化层5；多晶硅栅区101、源极金属14和漏极金属15之间以及多晶硅栅区101表面具有介质层13。进一步地，所述低压NMOS包括P型外延层3中分别与源极金属17相连本文档来自技高网...

【技术保护点】
1.一种基于P型外延层的JCD集成器件，其特征在于，包括集成于同一P型衬底(1)上的低压PJFET器件区、低压CMOS器件区、和高压nLDMOS器件区；所述CMOS器件区包括紧邻的低压PMOS器件区和低压NMOS器件区；所述低压PJFET器件区、低压PMOS器件区、低压NMOS器件区和高压nLDMOS器件区设置在所述P型衬底(1)表面的P型外延层(3)中且彼此隔离；在低压PMOS器件区和低压NMOS器件区下方的P型衬底(1)和P型外延层(3)之间具有第一N+埋层(201)；在低压PJFET器件区下方的P型衬底(1)和P型外延层(3)之间具有第二N+埋层(202)。

【技术特征摘要】
1.一种基于P型外延层的JCD集成器件，其特征在于，包括集成于同一P型衬底(1)上的低压PJFET器件区、低压CMOS器件区、和高压nLDMOS器件区；所述CMOS器件区包括紧邻的低压PMOS器件区和低压NMOS器件区；所述低压PJFET器件区、低压PMOS器件区、低压NMOS器件区和高压nLDMOS器件区设置在所述P型衬底(1)表面的P型外延层(3)中且彼此隔离；在低压PMOS器件区和低压NMOS器件区下方的P型衬底(1)和P型外延层(3)之间具有第一N+埋层(201)；在低压PJFET器件区下方的P型衬底(1)和P型外延层(3)之间具有第二N+埋层(202)。2.根据权利要求1所述的一种基于P型外延层的JCD集成器件，其特征在于，所述高压nLDMOS包括P型外延层(3)中紧邻的P阱(701)和N阱(601)；所述N阱(601)中远离P阱(701)一侧的顶层中具有与漏极金属(15)相接触的N+漏区(112)；所述P阱(701)中包括并排设置的P+接触区(121)和N+源区(111)，所述P+接触区(121)和N+源区(111)与源极金属(14)相接触；所述N+源区(111)的一侧与其相邻近侧P型外延层(3)之间的P阱(701)表面上具有栅氧化层(9)，所述栅氧化层(9)的上表面覆盖有多晶硅栅区(101)；所述P型外延层(3)远离P阱(701)和N阱(601)的表面分别具有场氧化层(5)；多晶硅栅区(101)、源极金属(14)和漏极金属(15)之间以及多晶硅栅区(101)表面具有介质层(13)；所述低压NMOS包括P型外延层(3)中分别与源极金属(17)相连的N+源极区(113)和与漏极金属(18)相连的N+漏区(114)；N+源极区(113)和N+漏区(114)之间的P型外延层(3)表面具有栅氧化层(9)，所述栅氧化层(9)的上表面覆盖有多晶硅栅区(102)；所述N+源极区(113)相对远离N+漏区(114)一侧的P型外延层(3)的顶层具有P+接触区(122)；所述P+接触区(122)的上方与接触电极金属(16)相连；所述源极金属(17)和漏极金属(18)之间具有介质层(13)；所述低压PMOS包括P型外延层(3)中的N阱(602)，所述N阱(602)中具有分别与源极金属(20)相连的P+源极区(124)和与漏极金属(19)相连的P+漏极区(123)；P+源极区(124)和P+漏极区(123)之间的P型外延层(3)表面具有栅氧化层(9)，所述栅氧化层(9)的上表面覆盖有多晶硅栅区(103)；所述P+源极区(124)相对远离P+漏极区(123)一侧的P型外延层(3)的顶层具有N+接触区(115)；所述N+接触区(115)的上方与接触电极金属(21)相连；所述源极金属(20)和漏极金属(19)之间具有介质层(13)；所述低压PJFET包括P型外延层(3)中分别与漏极金属(23)相连的P+漏区(125)和与源极金属(24)相连的P+源极区(126)，P+漏区(125)与P+源极区(126)之间的P型外延层(3)顶层具有与栅极金属(22)相连的N型栅极区(8)，所述源极金属(24)、漏极金属(23)和栅极金属(22)之间具有介质层(13)。3.根据权利要求1所述的一种基于P型外延层的JCD集成器件，其特征在于，所述JCD集成器件还包括集成于同一P型衬底(1)的阱电阻区、poly电容区、poly电阻区和poly二极管区中任一种或多种；所述阱电阻区设置在所述P型衬底(1)表面的P型外延层(3)中包括P型外延层(3)中的P阱(702)和N阱(603)；所述P阱(702)和N阱(603)之间P型外延层(3)表面具有场氧化层(5)；所述P阱(702)中具有两个独立且相隔开的P阱接触区(127、128)，两个P阱接触区(127、128)上方分别与接触电极金属(25、26)相连；所述N阱(603)中具有两个独立且相隔开的N阱接触区(116、117)，每个N阱接触区(116、117)上方分别与一个接触电极金属(27、28)相连；四个接触电极金属(25、26、27、28)彼此之间具有介质层(13)；所述poly电容区设置在所述P型衬底(1)表面的P型外延层(3)中，所述poly电容包括P型外延层(3)中的N阱(604)，所述N阱(604)中具有两个独立的N阱接触区(118、119)，每个N阱接触区(118、119)上方分别与一个接触电极金属(29、31)相连；所述两个N阱接触区(118、119)之间的N阱(604)表面具有栅氧化层(9)，所述栅氧化层(9)的上表面覆盖有与接触电极金属(30)相连的多晶硅(104)；所述N阱(604)的两侧的P型外延层(3)表面具有场氧化层(5)；三个接触电极金属(29、30、31)彼此之间具有介质层(13)；所述poly电阻区设置在所述P型衬底(1)上方P型外延层(3)的上表面，所述poly电阻区与P型外延层(3)之间具有场氧化层(5)；所述poly电阻区包括P型掺杂区(105)和设置在P型掺杂区(105)两侧的电极金属(32、33)；两个电极金属(32、33)之间具有介质层(13)；所述poly二极管区设置在所述P型衬底(1)上方P型外延层(3)的上表面，所述poly二极管区与P型外延层(3)之间具有场氧化层(5)；所述poly二极管区包括设置在场氧化层(5)表面并排相连的N型掺杂阴极区(106)和P型...

【专利技术属性】
技术研发人员：李泽宏，蒲小庆，杨尚翰，王志明，任敏，张金平，高巍，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51