半导体装置制造方法及图纸

本实用新型专利技术的实施方式提供能够小型化及低成本化的半导体装置。本实用新型专利技术的实施方式的半导体装置具备：基础部件；第1积层体，包含交替积层在与所述基础部件的表面交叉的第1方向的第1半导体芯片与第2半导体芯片；及第2积层体，在沿所述基础部件的所述表面的第2方向与所述第1积层体排列配置，且包含交替积层在所述第1方向的其他第1半导体芯片与其他第2半导体芯片。所述第1积层体包含与所述基础部件连接的最下层的第1半导体芯片，所述第2积层体包含与所述基础部件连接的最下层的第2半导体芯片。

Semiconductor Device

The implementation method of the utility model provides a semiconductor device capable of miniaturization and low cost. The semiconductor device of the embodiment of the utility model comprises: a basic component; a first stack body, comprising a first and a second semiconductor chip in the first direction of the alternating stack layer crossing the surface of the basic component; and a second stack body arranged and disposed along the second direction of the surface of the basic component, and comprising an alternating stack layer in the first direction. Other 1st semiconductor chips and other 2nd semiconductor chips in the direction. The first layer body comprises a first semiconductor chip of the lowest layer connected with the base component, and the second layer body comprises a second semiconductor chip of the lowest layer connected with the base component.

【技术实现步骤摘要】
半导体装置[相关申请案]本申请案享有以日本专利申请案2018-55029号(申请日：2018年3月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及半导体装置。
技术介绍
例如存在如下半导体存储器件，其具有将积层在基板上的多个半导体存储器芯片树脂铸模的构造。此种半导体装置中，随着存储容量的大容量化，芯片的积层数增大，从而器件的尺寸变大，并且制造成本上升。
技术实现思路
本技术的实施方式提供能够小型化及低成本化的半导体装置。本技术的实施方式的半导体装置具备：基础部件；第1积层体，包含交替积层在与所述基础部件的表面交叉的第1方向的第1半导体芯片与第2半导体芯片；及第2积层体，在沿所述基础部件的所述表面的第2方向与所述第1积层体排列配置，且包含交替积层在所述第1方向的其他第1半导体芯片与其他第2半导体芯片。所述第1积层体包含与所述基础部件连接的最下层的第1半导体芯片，所述第2积层体包含与所述基础部件连接的最下层的第2半导体芯片。附图说明图1及图2是表示实施方式的半导体装置的示意图。图3及图4是表示实施方式的半导体装置的构成的示意图。图5～图8是表示实施方式的半导体装置中所包含的半导体芯片的示意剖视图。图9～图13是表示实施方式的半导体装置的制造方法的示意剖视图。图14及图15是表示比较例的半导体装置的构成的示意图。具体实施方式以下，参照图式对实施方式进行说明。对图式中的相同部分附上相同编号并适当省略其详细说明，且对不同部分进行说明。另外，图式为示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小比率等未必与现实情况相同。此外，即便在表示相同部分的情况下，也存在根据图式的不同而不同地表示相互的尺寸或比率的情况。进而，使用各图中所示的X轴、Y轴及Z轴对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。此外，存在将Z方向设为上方，且将其相反方向设为下方进行说明的情况。图1及图2是表示实施方式的半导体装置1的示意图。图1是表示半导体装置1的构造的剖视图，图2是表示半导体装置1的上表面的示意俯视图。半导体装置1为例如大容量的非易失性存储装置，包含基础部件10、积层体20A、及积层体20B。积层体20A及20B配置在基础部件10之上。积层体20A及20B在沿基础部件10的上表面的X方向上排列配置。积层体20A及20B分别包含有在与基础部件10的上表面交叉的方向上，例如在Z方向上交替积层的多个半导体芯片CA与多个半导体芯片CB。积层体20A及20B例如树脂铸模在基础部件10之上。积层体20A包含位于与基础部件10连接的最下层的半导体芯片CA。此外，积层体20B包含位于与基础部件10连接的最下层的半导体芯片CB。如图1所示，半导体装置1进而包含逻辑芯片30。逻辑芯片30例如经由倒装芯片凸块(以下，FC凸块33)连接于基础部件10的下表面。基础部件10为例如安装基板，包含连接焊垫13、配线15、通孔触点17。配线15设置在基础部件10的上表面侧，连接焊垫13设置在基础部件10的下表面侧。通孔触点17从基础部件10的下表面向上表面贯通，将连接焊垫13与配线15电性连接。半导体芯片CA及CB分别包含通孔触点21及23。通孔触点21及23例如以将半导体芯片CA及CB各自的基板从背面向正面贯通的方式设置。通孔触点21及23分别与半导体芯片CA及CB的功能层(参照图3)连接。积层体20A及20B分别包含的半导体芯片CA及CB经由通孔触点21及23相互电性连接。如图1所示，最下层的半导体芯片CA及CB例如分别经由连接凸块43而与配线15电性连接。即，连接凸块43将最下层的半导体芯片CA及CB的通孔触点21及23分别连接于配线15。逻辑芯片30经由连接有FC凸块33的连接焊垫13及通孔触点17而与配线15电性连接。由此，积层体20A与逻辑芯片30之间、及积层体20B与逻辑芯片30之间电性连接。半导体装置1进而包含配置在基础部件10的下表面的连接部件，例如焊料凸块50。焊料凸块50设置在连接焊垫13上，经由通孔触点17与配线15电性连接。焊料凸块50电性连接于例如与连接于积层体20A及20B的配线15不同的配线15。焊料凸块50例如与外部电路连接，将逻辑芯片30与外部电路电性连接。如图2所示，积层体20A以在Z方向观察与逻辑芯片30的一部分重叠的方式配置。此外，积层体20B以在Z方向观察与逻辑芯片30的另一部分重叠的方式配置。例如，积层体20A及20B的通孔触点21及23配置在逻辑芯片30的上方。由此，能够将积层体20A及20B与逻辑芯片30之间以最短距离连接。图3及图4是表示实施方式的半导体装置1的构成的示意图。图3是表示半导体装置1的部分剖面的示意图。图4是表示半导体芯片CA及CB的端子配置的示意图。如图3所示，半导体芯片CA包含半导体基板SS、功能层FLA、及接合层WBL。此外，半导体芯片CB包含半导体基板SS、功能层FLB、及接合层WBL。此外，在半导体芯片CA及CB的背面(与功能层FL为相反侧的面)分别设置有连接焊垫45或者连接焊垫47。如图3所示，半导体芯片CA及CB以各自的接合层WBL对向的方式接合。积层体20A具有将贴合半导体芯片CA及CB而成的积层芯片SC1在Z方向积层的构造。积层体20B具有将贴合半导体芯片CA及CB而成的积层芯片SC2在Z方向积层的构造。积层芯片SC1以具有隔着连接焊垫47设置在半导体芯片CA的背面上的连接凸块43的方式构成。而且，积层体20A以半导体芯片CB的背面(与功能层FLB为相反侧的面)与半导体芯片CA的背面经由连接凸块43、连接焊垫45及47连接的方式构成。积层芯片SC2以具有隔着连接焊垫47设置在半导体芯片CB的背面的连接凸块43的方式构成。而且，积层体20B以半导体芯片CB的背面与半导体芯片CA的背面经由连接凸块43、连接焊垫45及47连接的方式构成。如此，通过将半导体芯片CA与半导体芯片CB隔着接合层WBL贴合，与将所有芯片隔着连接凸块积层的情况相比，可缩小积层体20A及20B的尺寸(高度)。由此，可使半导体装置1小型化。另外，图3中，省略贯通半导体芯片CA及CB的通孔触点21及23。此外，积层体20A及20B分别经由基础部件10的连接焊垫13、配线15及通孔触点17而与逻辑芯片30及焊料凸块50连接。如图4所示，半导体芯片CA及CB分别具有数据端子0～7、及指令端子0～3。半导体芯片CA的数据端子及指令端子为例如通孔触点21，半导体芯片CB的数据端子及指令端子为例如通孔触点23。半导体芯片CA及CB的数据端子及指令端子与逻辑芯片30的数据端子及指令端子连接。例如，数据端子及指令端子沿半导体芯片CA及CB各自的外缘排列配置为一列。此外，半导体芯片CA及CB以各自的数据端子及指令端子以最短距离对向的方式配置。在X方向上邻接的半导体芯片CA及CB具有沿相互对向的侧面配置的数据端子及指令端子，以在X方向上排列两者的数据端子，且排列两者的指令端子的方式配置。进而，在贴合在半导体芯片CA之上的半导体芯片CB中，数据端子配置在与下层的数据端子连接的位置，指令端子配置在与下层的指令端子连接本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：基础部件；第1积层体，包含交替积层在与所述基础部件的表面交叉的第1方向的第1半导体芯片与第2半导体芯片；及第2积层体，在沿所述基础部件的所述表面的第2方向与所述第1积层体排列配置，且包含交替积层在所述第1方向的其他第1半导体芯片与其他第2半导体芯片；且所述第1积层体包含与所述基础部件连接的最下层的第1半导体芯片，所述第2积层体包含与所述基础部件连接的最下层的第2半导体芯片。

【技术特征摘要】
2018.03.22 JP 2018-0550291.一种半导体装置，具备：基础部件；第1积层体，包含交替积层在与所述基础部件的表面交叉的第1方向的第1半导体芯片与第2半导体芯片；及第2积层体，在沿所述基础部件的所述表面的第2方向与所述第1积层体排列配置，且包含交替积层在所述第1方向的其他第1半导体芯片与其他第2半导体芯片；且所述第1积层体包含与所述基础部件连接的最下层的第1半导体芯片，所述第2积层体包含与所述基础部件连接的最下层的第2半导体芯片。2.根据权利要求1所述的半导体装置，其中所述第1半导体芯片及所述第2半导体芯片分别具有半导体基板、及设置在所述半导体基板上的功能层，所述第1积层体及所述第2积层体包含：第1接合部，使所述第1半导体芯片的功能层与所述第2半导体芯片的功能层对向接合；及第2接合部，使所述第1半导体芯片的半导体基板与所述第2半导体芯...

【专利技术属性】
技术研发人员：河崎一茂，
申请(专利权)人：东芝存储器株式会社，
类型：新型
国别省市：日本,JP