数据压缩电路、存储器及集成电路测试装置制造方法及图纸

本公开涉及一种数据压缩电路、存储器及集成电路测试装置，本公开实施例提供的数据压缩电路包括数据写入电路和数据读取电路；其中，数据写入电路包括一个第一输入接口、多个第一输出接口以及数据写入模块；数据读取电路包括多个第二输入接口、一个第二输出接口以及数据读取模块。在本公开实施例提供的数据压缩电路中，利用数据写入电路和数据读取电路的组合可以成倍地增加待测试集成电路的同测数量，显著提高了测试效率，降低了测试成本。

Data Compression Circuit, Memory and Integrated Circuit Testing Device

The present disclosure relates to a data compression circuit, a memory and an integrated circuit test device. The data compression circuit provided in the embodiment of the present disclosure includes a data writing circuit and a data reading circuit. The data writing circuit includes a first input interface, a plurality of first output interfaces and a data writing module. The data reading circuit includes a plurality of second input interfaces and a second input interface. Output interface and data reading module. In the data compression circuit provided in the embodiment of the present disclosure, the combination of the data writing circuit and the data reading circuit can multiply the number of simultaneous tests of the integrated circuit to be tested, significantly improve the test efficiency and reduce the test cost.

【技术实现步骤摘要】
数据压缩电路、存储器及集成电路测试装置
本公开涉及电学
，具体涉及一种数据压缩电路、存储器及集成电路测试装置。
技术介绍
随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，为了实现集成电路的大规模集中化测试，集成电路自动化测试仪便应运而生。由于集成电路自动化测试仪一般具有固定数量的测试通道，因此能够同时进行测试的集成电路的数量也将受到限制。以一台具有1024个测试通道的自动化测试仪为例，对于具有8个引脚的芯片而言，可以同时测试的芯片数量为128个；而对于具有16个引脚的芯片而言，可以同时测试的芯片数量则仅有64个。由此可见，受限于测试通道数量，能够同时测试的集成电路的数量也十分有限，测试效率较低。因此，如何能够提高集成电路的同测数量进而提高测试效率是目前亟待解决的问题。需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种数据压缩电路、存储器及集成电路测试装置，解决了集成电路同测数量有限、测试效率低下的技术问题。根据本公开的一个方面，提供一种数据压缩电路，用于测试集成电路，其特殊之处在于，所述数据压缩电路包括数据写入电路和数据读取电路；其中，所述数据写入电路包括：一个第一输入接口，所述第一输入接口用于接收测试数据；多个第一输出接口，所述第一输出接口与所述集成电路相连；数据写入模块，所述数据写入模块根据所述第一输入接口接收到的测试数据通过多个所述第一输出接口向所述集成电路写入数据；所述数据读取电路包括：多个第二输入接口，所述第二输入接口与所述集成电路相连；一个第二输出接口，所述第二输出接口与所述测试数据的发送方相连；数据读取模块，所述数据读取模块通过多个所述第二输入接口从所述集成电路读取数据，根据所述数据生成测试结果，并通过所述第二输出接口向所述测试数据的发送方返回所述测试结果。在本公开的一种示例性实施方式中，所述第一输出接口和所述第二输入接口均与所述集成电路的数据通道相连。在本公开的一种示例性实施方式中，所述数据通道两两组合形成数据通道对；所述数据写入模块通过所述第一输出接口向每个数据通道对内的两个数据通道写入相同的测试数据；所述数据读取模块通过所述第二输入接口从每个数据通道对内的两个数据通道读取数据，并比较从所述两个数据通道读取的数据是否相同。在本公开的一种示例性实施方式中，所述数据读取模块包括：多个同或门元件，所述同或门元件的输入端与所述第二输入接口相连；一个或者多个与门元件，所述与门元件的输入端与所述同或门元件的输出端相连，所述与门元件的输出端与所述第二输出接口相连。在本公开的一种示例性实施方式中，所述第一输出接口与所述第二输入接口数量相同。在本公开的一种示例性实施方式中，所述数据写入模块包括一个或者多个解复用器。在本公开的一种示例性实施方式中，所述数据读取模块包括一个或者多个复用器。根据本公开的另一方面，提供一种存储器，包括具有多个数据通道的集成电路，其特殊之处在于，所述存储器还包括如以上任一所述的数据压缩电路，所述数据通道分别与所述数据压缩电路的第二输入接口和第一输出接口相连。根据本公开的另一方面，提供一种集成电路测试装置，包括多个测试通道，其特殊之处在于，所述集成电路测试装置还包括如以上任一所述的数据压缩电路，所述测试通道分别与所述数据压缩电路的第一输入接口和第二输出接口相连。根据本公开的另一方面，提供一种集成电路测试方法，其特殊之处在于，包括：通过第一输入接口接收测试数据；根据所述测试数据通过多个第一输出接口向待测试集成电路写入数据；通过多个第二输入接口从所述待测试集成电路读取数据；根据读取到的数据生成测试结果，并通过第二输出接口向所述测试数据的发送方返回所述测试结果。在本公开实施例提供的数据压缩电路中，利用数据写入电路和数据读取电路的组合可以同时对多个待测试集成电路以及待测试集成电路中的多个数据通道或者数据传输节点进行测试，解决了现有技术中一个待测试集成电路需要占用集成电路自动化测试仪的多个测试通道的问题，对于成本高昂且测试通道数量有限的集成电路自动化测试仪而言，使用本示例性实施方式提供的数据压缩电路可以成倍地增加待测试集成电路的同测数量，显著提高了测试效率，降低了测试成本。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本公开一示例性实施方式提供的数据压缩电路在一应用场景中的组成框图。图2为本公开一示例性实施方式提供的数据压缩电路中数据写入电路部分的组成框图。图3为本公开一示例性实施方式提供的数据压缩电路中数据读取电路部分的组成框图。图4A为本公开一示例性实施方式提供的数据压缩电路中数据写入电路部分在一应用场景中的组成框图。图4B为本公开一示例性实施方式提供的数据压缩电路中数据读取电路部分在一应用场景中的组成框图。图5A为本公开一示例性实施方式提供的数据压缩电路中数据写入电路部分在一应用场景中的组成框图。图5B为本公开一示例性实施方式提供的数据压缩电路中数据读取电路部分在一应用场景中的组成框图。图6A为本公开一示例性实施方式提供的数据压缩电路中数据写入电路部分在一应用场景中的组成框图。图6B为本公开一示例性实施方式提供的数据压缩电路中数据读取电路部分在一应用场景中的组成框图。图7为本公开一示例性实施方式提供的集成电路测试方法的流程框图。附图标记说明：110-数据压缩电路；111-数据写入电路；112-数据读取电路；120-集成电路自动化测试仪；130-待测试集成电路；210-数据写入模块；220-第一输入接口；230-第一输出接口；310-数据读取模块；320-第二输入接口；330-第二输出接口。具体实施方式现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本专利技术将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用本文档来自技高网...

【技术保护点】
1.一种数据压缩电路，用于测试集成电路，其特征在于，所述数据压缩电路包括数据写入电路和数据读取电路；其中，所述数据写入电路包括：一个第一输入接口，所述第一输入接口用于接收测试数据；多个第一输出接口，所述第一输出接口与所述集成电路相连；数据写入模块，所述数据写入模块根据所述第一输入接口接收到的测试数据通过多个所述第一输出接口向所述集成电路写入数据；所述数据读取电路包括：多个第二输入接口，所述第二输入接口与所述集成电路相连；一个第二输出接口，所述第二输出接口与所述测试数据的发送方相连；数据读取模块，所述数据读取模块通过多个所述第二输入接口从所述集成电路读取数据，根据所述数据生成测试结果，并通过所述第二输出接口向所述测试数据的发送方返回所述测试结果。

【技术特征摘要】
1.一种数据压缩电路，用于测试集成电路，其特征在于，所述数据压缩电路包括数据写入电路和数据读取电路；其中，所述数据写入电路包括：一个第一输入接口，所述第一输入接口用于接收测试数据；多个第一输出接口，所述第一输出接口与所述集成电路相连；数据写入模块，所述数据写入模块根据所述第一输入接口接收到的测试数据通过多个所述第一输出接口向所述集成电路写入数据；所述数据读取电路包括：多个第二输入接口，所述第二输入接口与所述集成电路相连；一个第二输出接口，所述第二输出接口与所述测试数据的发送方相连；数据读取模块，所述数据读取模块通过多个所述第二输入接口从所述集成电路读取数据，根据所述数据生成测试结果，并通过所述第二输出接口向所述测试数据的发送方返回所述测试结果。2.根据权利要求1所述的数据压缩电路，其特征在于，所述第一输出接口和所述第二输入接口均与所述集成电路的数据通道相连。3.根据权利要求2所述的数据压缩电路，其特征在于，所述数据通道两两组合形成数据通道对；所述数据写入模块通过所述第一输出接口向每个数据通道对内的两个数据通道写入相同的测试数据；所述数据读取模块通过所述第二输入接口从每个数据...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34