异步脉冲同步器制造技术

本发明专利技术提供了一种异步脉冲同步器，包括：输入逻辑单元，亚稳态消除单元和输出逻辑单元；所述输入逻辑单元用于将输入时钟域的脉冲信号展平为电平信号，其中包括一个异或门和一个D触发器；所述的亚稳态消除单元包括三个D触发器；所述的输出逻辑单元用于将输出时钟域的电平信号转化为脉冲信号，其中包括一个异或门和一个D触发器。本发明专利技术在数字电路跨时钟域设计中可以完成将一个时钟域的脉冲信号转化为另一个异步时钟域的脉冲信号，并且能防止信号在同步过程中出现的亚稳态。

Asynchronous Pulse Synchronizer

The invention provides an asynchronous pulse synchronizer, which comprises: an input logic unit, a metastable elimination unit and an output logic unit; the input logic unit is used to flatten the pulse signal in the input clock domain into a level signal, including an XOR gate and a D trigger; the metastable elimination unit comprises three D triggers; and the output logic unit is used for flattening the pulse signal in the input clock domain. The level signal in the output clock domain is converted into a pulse signal, which includes a XOR gate and a D flip-flop. In the cross-clock domain design of the digital circuit, the invention can transform the pulse signal of one clock domain into the pulse signal of another asynchronous clock domain, and can prevent the metastable state of the signal in the synchronization process.

【技术实现步骤摘要】
异步脉冲同步器
本专利技术属于数字电路领域，尤其是涉及一种数字电路中异步脉冲同步器。
技术介绍
随着当前SOC设计复杂度的增加，多时钟域设计问题是当前SOC设计不可避免的问题。如果设计时没有将逻辑想清楚，这个问题只有在后仿真阶段才可以发现，这样就会增加设计迭代次数，延长了设计周期。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。目前，最常用的使用多级寄存器采样来消除亚稳态，这种模型第一级寄存器产生亚稳态后，第二级寄存器稳定输出概率为90％，第三级寄存器稳定输出的概率为99％。
技术实现思路
有鉴于此，本专利技术旨在提出一种异步脉冲同步器，可以将一个时钟域的脉冲信号转化为另一个异步时钟域的脉冲信号，并且能防止信号在同步过程中出现的亚稳态。为达到上述目的，本专利技术的技术方案是这样实现的：异步脉冲同步器，包括：输入逻辑单元，包括第一异或门和第一D触发器，所述第一异或门的输入端一端与输入脉冲相连，另一端与第一D触发器输出端Q相连；所述第一D触发器的输入端D与第一异或门的输出端相连；亚稳态消除单元，包括多级串联的D触发器，亚稳态消除单元的输入端连接第一D触发器输出端Q；输出单元，包括第二异或门和第五D触发器，所述第五D触发器的输入端D与亚稳态消除单元的输出端相连，第二异或门的输入端一端与亚稳态消除单元的输出端相连，另一端与第五D触发器输出端Q相连，输出为输出时钟域下的脉冲信号。进一步的，所述输出单元还包括第六D触发器，第六D触发器的输入端连接第二异或门的输出端，输出为输出时钟域下的脉冲信号。进一步的，所述第一D触发器的时序输入端支持任意频率相位的输入时钟clk_s，亚稳态消除单元的D触发器和输出单元的D触发器的时序输入端支持任意频率相位的输出时钟clk_d。相对于现有技术，本专利技术具有以下优势：本专利技术在数字电路跨时钟域设计中可以完成将一个时钟域的脉冲信号转化为另一个异步时钟域的脉冲信号，并且能防止信号在同步过程中出现的亚稳态。附图说明构成本专利技术的一部分的附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本专利技术一种实施方式异步脉冲同步器的电路图；图2为本专利技术另一种实施方式异步脉冲同步器的电路图；图3为本专利技术实施例异步脉冲从高频到低频同步过程波形图；图4为本专利技术实施例异步脉冲从低频到高频同步过程波形图。具体实施方式需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本专利技术。如图1所示，本专利技术实施例的异步脉冲同步器分为三个部分：输入逻辑单元，亚稳态消除单元和输出单元，所述输入逻辑单元的主要功能是将输入脉冲扩展为电平信号，包括第一异或门和第一D触发器，所述第一异或门的输入端一端与输入脉冲(Pulse_s)相连，另一端与第一D触发器输出端Q(S102)相连；第一D触发器的输入端D与第一异或门的输出端(S101)相连；当第一D触发器输出端Q为“0”，输入脉冲会使第一D触发器输出端Q产生从“0”到“1”的翻转；第一D触发器输出端Q为“1”，输入脉冲会使第一D触发器输出端Q产生从“1”到“0”的翻转。所述的亚稳态消除单元，主要通过三级串联的D触发器来将亚稳态出现的概率降低到1％以下，包括依次串联的第二D触发器、第三D触发器和第四D触发器，所述第二D触发器的输入端D与第一D触发器输出端Q相连，第三D触发器的输入端D与第二D触发器输出端Q相连，第四D触发器的输入端D与第三D触发器输出端Q相连；经过三级D触发器同步，稳定输出的概率为99％；所述的输出逻辑单元的主要功能是将输出时钟域的电平信号转化为脉冲信号，包括第二异或门和第五D触发器，所述第五D触发器的输入端D与第四D触发器输出端Q(S103)相连，第二异或门的输入端一端与第四D触发器输出端Q(S103)相连，另一端与第五D触发器输出端Q(S104)相连，输出为输出时钟域下的脉冲信号(pulse_d)。第四D触发器输出端Q(S103)为clk_d时钟域下稳定的电平信号，第五D触发器输出端Q(S104)为S103在clk_d时钟下的同步信号，经过异或门输出clk_d时钟域下的脉冲信号。实施例2，如果考虑到时序问题，可以将输出逻辑单元的输出改为寄存器输出，即按照附图2设计电路，将第五D触发器的输出(S104)再同步一级再输出，即还包括第六D触发器，第六D触发器的输入端连接第二异或门的输出端。本实施例异步脉冲从高频到低频同步过程波形图如图3所示，异步脉冲从低频到高频同步过程波形图如图4所示。本实施例支持任意频率相位的输入时钟clk_s和支持任意频率相位的输出时钟clk_d。以上所述仅为本专利技术的较佳实施例而已，并不用以限制本专利技术，凡在本专利技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.异步脉冲同步器，其特征在于包括：输入逻辑单元，包括第一异或门和第一D触发器，所述第一异或门的输入端一端与输入脉冲相连，另一端与第一D触发器输出端Q相连；所述第一D触发器的输入端D与第一异或门的输出端相连；亚稳态消除单元，包括多级串联的D触发器，亚稳态消除单元的输入端连接第一D触发器输出端Q；输出单元，包括第二异或门和第五D触发器，所述第五D触发器的输入端D与亚稳态消除单元的输出端相连，第二异或门的输入端一端与亚稳态消除单元的输出端相连，另一端与第五D触发器输出端Q相连，输出为输出时钟域下的脉冲信号。

【技术特征摘要】
1.异步脉冲同步器，其特征在于包括：输入逻辑单元，包括第一异或门和第一D触发器，所述第一异或门的输入端一端与输入脉冲相连，另一端与第一D触发器输出端Q相连；所述第一D触发器的输入端D与第一异或门的输出端相连；亚稳态消除单元，包括多级串联的D触发器，亚稳态消除单元的输入端连接第一D触发器输出端Q；输出单元，包括第二异或门和第五D触发器，所述第五D触发器的输入端D与亚稳态消除单元的输出端相连，第二异或门的输入端一端与亚稳态消除单元的输出端...

【专利技术属性】
技术研发人员：王勇，郑茳，肖佐楠，
申请(专利权)人：天津国芯科技有限公司，
类型：发明
国别省市：天津,12