迟滞电路及其构成上电复位结构制造技术

本发明专利技术公开了一种迟滞电路，包括第一MOS第一端和第二MOS第一端连接该迟滞电路的第一端,第一MOS第二端连接第一电阻第一端，第一电阻第二端连接第二电阻第一端，第二电阻第二端连接该迟滞电路的第五端，第二MOS第二端连接第三MOS第一端，第一MOS第三端、第二MOS第三端和第一电阻第一端连接该迟滞电路的第二端，第三MOS第二端和第一MOS第二端连接该迟滞电路的第四端，第三MOS第三端连接该迟滞电路的第三端。本发明专利技术还公开了一种具有所述迟滞电路的上电复位结构。本发明专利技术的迟滞电路能提供稳定迟滞窗口。本发明专利技术的上电复位结构具有稳定Vtrigger的窗口，具有灵活调节RESET脉宽能力，且在电源短时间内断电并上电的情况下，能输出预设脉宽RESET正脉冲。

Hysteresis Circuit and Its Composition Power-on Reset Structure

The invention discloses a hysteresis circuit, which comprises the first end of the first MOS and the first end of the second MOS connecting the first end of the hysteresis circuit, the second end of the first MOS connecting the first end of the first resistance, the second end of the first resistance connecting the first end of the second resistance connecting the fifth end of the hysteresis circuit, the second end connecting the first end of the third MOS, the third end of the first MOS and the second MOS. The third end and the first resistance end are connected to the second end of the hysteresis circuit, the second end of the third MOS and the second end of the first MOS are connected to the fourth end of the hysteresis circuit, and the third end of the third MOS is connected to the third end of the hysteresis circuit. The invention also discloses a power-on reset structure with the hysteresis circuit. The hysteresis circuit of the invention can provide a stable hysteresis window. The power-on reset structure of the invention has a stable Vtrigger window, flexible adjustment of RESET pulse width, and the preset pulse width RESET positive pulse can be output when the power is cut off and powered up in a short time.

【技术实现步骤摘要】
迟滞电路及其构成上电复位结构
本专利技术涉及CMOS集成电路领域，特别涉及一种迟滞电路。本专利技术还涉及一种由所述迟滞电路组成的上电复位结构。
技术介绍
上电复位是一个提供恒定可测量的电压给微处理器或微控制器的初始应用。POR系统确保微处理器或微控制器每次在相同的条件下开始通电。目前常见的上电复位电路如图1所示，该电路包括：采样延迟电路30、迟滞电路10、复位信号产生电路20以及缓冲电路40。该电路存在的缺点如下：(1)采样延迟电路采用电容C0与第一～第三电阻R1、R2、R3产生RC延迟，同时R2与R3之间的电压V0决定了NM比较器的翻转点电压，既要满足一定的延迟时间，又要使NM的翻转电压在一定范围内，电容C0与R1、R2、R3的参数选取较为复杂，同时延迟时间受限；(2)采样延迟电路与放电电路为同一通路，在电源断电并重新上电时，电容C0上的电荷无法经电阻R1、R2、R3快速放掉。在电源断电并上电所用时间很短的情况下，V0一直维持较高的电压，NMOS管N0始终处于导通状态，POR(上电复位)无法输出RESET正脉冲；(3)由于采用PMOS管PM作为开关管，要求它的电阻要么远大于R3要么远小于R3，即要求PM的栅电压非高即低。而V2点的电压随着V0电压的上升平缓地从高变低，不能满足非高即低这个要求，最终导致Vtrigger的窗口小于预期。而且在不同corner和温度条件下，Vtrigger窗口大小随着P0管跨导的变化而变化。
技术实现思路
本专利技术要解决的技术问题是提供一种能提供稳定迟滞窗口的迟滞电路。本专利技术要解决的另一技术问题是提供一种具有稳定Vtrigger的窗口，具有灵活调节RESET脉宽能力，且在电源短时间内断电并上电的情况下，能输出预设脉宽RESET正脉冲的上电复位结构。为解决上述技术问题，本专利技术提供的迟滞电路，包括：第一MOSPM1、第二MOSPM2、第三MOSPM5、第一电阻RA和第二电阻RB；第一MOSPM1第一连接端和第二MOSPM2第一连接端连接该迟滞电路10的第一连接端A,第一MOSPM1第二连接端连接第一电阻RA第一连接端，第一电阻RA第二连接端连接第二电阻RB第一连接端，第二电阻RB第二连接端连接该迟滞电路10的第五连接端E，第二MOSPM2第二连接端连接第三MOSPM5第一连接端，第一MOSPM1第三连接端、第二MOSPM2第三连接端和第一电阻RA第一连接端连接该迟滞电路10的第二连接端B，第三MOSPM5第二连接端和第一MOSPM1第二连接端连接该迟滞电路10的第四连接端D，第三MOSPM5第三连接端连接该迟滞电路10的第三连接端C。其中，所述第一MOSPM1、第二MOSPM2和第三MOSPM5是PMOS。所述第一MOSPM1、第二MOSPM2和第三MOSPM5的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。其中，所述迟滞电路10的第一连接端A连接电源电压VDD，所述迟滞电路10的第五连接端E连接地GND。进一步改进所述的迟滞电路，所述第一MOSPM1和第二MOSPM2组成1：1电流镜。本专利技术提供一种具有上述任意一项迟滞电路的上电复位结构，还包括：复位信号产生电路20和采样延迟及放电电路30；复位信号产生电路20第二连接端G连接迟滞电路10的第二连接端B和采样延迟及放电电路30第二连接端L，复位信号产生电路20第三连接端H连接采样延迟及放电电路30的第三连接端M，复位信号产生电路20第四连接端I连接复位信号产生电路20第四连接端D，采样延迟及放电电路30第四连接端N通过变频器INV输出复位信号RESET；其中，迟滞电路10第一连接端A、复位信号产生电路20第一连接端F和采样延迟及放电电路30第一连接端K连接电源电压VDD，迟滞电路10第五连接端E、复位信号产生电路20第五连接端J和采样延迟及放电电路30第五连接端O连接地GND。进一步改进所述的上电复位结构，复位信号产生电路20包括第四MOSPM3、第五MOSNM1和缓冲器BUFF；第四MOSPM3第一连接端连接该复位信号产生电路20第一连接端F，第四MOSPM3第二连接端连接缓冲器BUFF输入端和第五MOSNM1第二连接端，第四MOSPM3第三连接端连接该复位信号产生电路20第二连接端G，缓冲器BUFF输出端连接该复位信号产生电路20第三连接端H，第五MOSNM1第一连接端连接该复位信号产生电路20第五连接端J，第五MOSNM1第三连接端连接该复位信号产生电路20第四连接端I。其中，所述第四MOSPM3是PMOS，第五MOSNM1是NMOS。所述第四MOSPM3和第五MOSNM1的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。进一步改进所述的上电复位结构，采样延迟及放电电路30包括第六MOSPM4、第七MOSPM6、第八MOSNM2和电容CAP；第六MOSPM4第一连接端连接该采样延迟及放电电路30第一连接端K，第六MOSPM4第二连接端连接第七MOSPM6第一连接端，第六MOSPM4第三连接端连接该采样延迟及放电电路30第二连接端L，第七MOSPM6第二连接端、第八MOSNM2第二连接端和电容CAP第一连接端连接该采样延迟及放电电路30第四连接端N，第七MOSPM6第三连接端和第八MOSNM2第三连接端连接该采样延迟及放电电路30第三连接端M，第七MOSPM6第一连接端和电容CAP第二连接端连接该采样延迟及放电电路30第五连接端O。其中，所述第六MOSPM4和第七MOSPM6是PMOS，第八MOSNM2是NMOS。所述第六MOSPM4、第七MOSPM6和第八MOSNM2的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。进一步改进所述的上电复位结构，第六MOSPM4流过的电流为第一MOSPM1的2：1镜像电路。如图2所示，本专利技术一种上电复位电路，包括：迟滞电路10、复位信号产生电路20、采样延迟电路及放电电路30。各部分结构独立控制，可分别调节POR电路的triggerpoint窗口与delaytime。迟滞电路10包括3个PMOS和两个电阻，PM1、PM2组成1:1电流镜，PM2下方设置开关管PM5，当电源上电时，PM5的栅极V2跟随电源电压上升，此时PM5处于关闭状态，当比较器NMOS管NM1的栅极VN达到NM1的Vth，NM1导通，此时的电源电压为上升沿翻转电压triggerrise,V2变为低电平，使PM5导通，此时通过电阻R2的电流增加，从而使NM1栅极电压VN升高，即当电源下电时，NM1将在比上电时更低的电源电压时关断，该电压为下降沿翻转电压triggerfall，因而形成稳定的迟滞窗口。复位信号产生电路20，由NM1作为比较器，对VN电压进行判断，产生复位信号，经过BUFF放大后输出。采样延迟电路与放电电路30在上述的复位信号产生电路后，BUFF的输出端连接两个MOS开关PM6、NM2分别控制电容充电和放电，PM4流过的电流为PM1的2:1镜像电流，为电容CAP充电提供充电电压；当电源上电后首先V2跟随电源上升，NM2导通，V0为低电平，RESET信号出高电平；当NM1翻转后，V2为低电平，PM6导通，NM2截止，电容CAP充电，V0电压逐渐升高，直到电压达到INV内部n型MOS管的翻转电本文档来自技高网...

【技术保护点】
1.一种迟滞电路，其特征在于，包括：第一MOS(PM1)、第二MOS(PM2)、第三MOS(PM5)、第一电阻(RA)和第二电阻(RB)；第一MOS(PM1)第一连接端和第二MOS(PM2)第一连接端连接该迟滞电路(10)的第一连接端(A),第一MOS(PM1)第二连接端连接第一电阻(RA)第一连接端，第一电阻(RA)第二连接端连接第二电阻(RB)第一连接端，第二电阻(RB)第二连接端连接该迟滞电路(10)的第五连接端(E)，第二MOS(PM2)第二连接端连接第三MOS(PM5)第一连接端，第一MOS(PM1)第三连接端、第二MOS(PM2)第三连接端和第一电阻(RA)第一连接端连接该迟滞电路(10)的第二连接端(B)，第三MOS(PM5)第二连接端和第一MOS(PM1)第二连接端连接该迟滞电路(10)的第四连接端(D)，第三MOS(PM5)第三连接端连接该迟滞电路(10)的第三连接端(C)。

【技术特征摘要】
1.一种迟滞电路，其特征在于，包括：第一MOS(PM1)、第二MOS(PM2)、第三MOS(PM5)、第一电阻(RA)和第二电阻(RB)；第一MOS(PM1)第一连接端和第二MOS(PM2)第一连接端连接该迟滞电路(10)的第一连接端(A),第一MOS(PM1)第二连接端连接第一电阻(RA)第一连接端，第一电阻(RA)第二连接端连接第二电阻(RB)第一连接端，第二电阻(RB)第二连接端连接该迟滞电路(10)的第五连接端(E)，第二MOS(PM2)第二连接端连接第三MOS(PM5)第一连接端，第一MOS(PM1)第三连接端、第二MOS(PM2)第三连接端和第一电阻(RA)第一连接端连接该迟滞电路(10)的第二连接端(B)，第三MOS(PM5)第二连接端和第一MOS(PM1)第二连接端连接该迟滞电路(10)的第四连接端(D)，第三MOS(PM5)第三连接端连接该迟滞电路(10)的第三连接端(C)。2.如权利要求1所述的迟滞电路，其特征在于：所述第一MOS(PM1)、第二MOS(PM2)和第三MOS(PM5)是PMOS。3.如权利要求2所述的迟滞电路，其特征在于：所述第一MOS(PM1)、第二MOS(PM2)和第三MOS(PM5)的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。4.如权利要求1所述的迟滞电路，其特征在于：所述迟滞电路(10)的第一连接端(A)连接电源电压(VDD)，所述迟滞电路(10)的第五连接端(E)连接地(GND)。5.如权利要求1所述的迟滞电路，其特征在于：所述第一MOS(PM1)和第二MOS(PM2)组成1：1电流镜。6.一种具有权利要求1-5任意一项所述迟滞电路的上电复位结构，其特征在于，还包括：复位信号产生电路(20)和采样延迟及放电电路(30)；复位信号产生电路(20)第二连接端(G)连接迟滞电路(10)的第二连接端(B)和采样延迟及放电电路(30)第二连接端(L)，复位信号产生电路(20)第三连接端(H)连接采样延迟及放电电路(30)的第三连接端(M)，复位信号产生电路(20)第四连接端(I)连接复位信号产生电路(20)第四连接端(D)，采样延迟及放电电路(30)第四连接端(N)通过变频器(INV)输出复位信号(RESET)；其中，迟滞电路(10)第一连接端(A)、复位信号产生电路(20)第一连接端(F)和采样延迟及放电电路(30)第一连接端(K)连接电源电压(VDD)，迟滞电路(10)第五连接端(E)、复位信号产生电路(20)第五连接端(J)和采样...

【专利技术属性】
技术研发人员：张宁，顾静萍，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海,31