半导体装置以及半导体装置的制造方法制造方法及图纸

本发明专利技术涉及半导体装置以及半导体装置的制造方法。通过抑制隔离物的侧面的蚀刻来抑制存储器单元中的数据劣化。半导体装置具备存储器单元，所述存储器单元包含：浮栅，经由第一绝缘膜设置在半导体基板上，在一端侧具有尖锐部；隔离物，设置在浮栅上；第二绝缘膜，设置在浮栅与隔离物之间，并且覆盖隔离物的一端侧的侧面；以及控制栅，经由第三绝缘膜与浮栅的一端侧的侧面相接，并且经由第二绝缘膜和第三绝缘膜与隔离物的一端侧的侧面相接。

Semiconductor devices and manufacturing methods of semiconductor devices

The invention relates to a semiconductor device and a manufacturing method of a semiconductor device. Data degradation in memory cells is suppressed by suppressing the etching on the side of the isolator. Semiconductor devices are provided with memory units, which include: floating gate, which is arranged on the semiconductor substrate through the first insulating film, and has a sharp part at one end; isolator, which is arranged on the floating gate; second insulating film, which is arranged between the floating gate and the isolator and covers the side of one end side of the isolator; and control gate, which is arranged on one end of the semiconductor substrate through the third insulating film and the floating gate. The side of the side is connected, and the side of one end side of the isolator is connected through the second insulating film and the third insulating film.

【技术实现步骤摘要】
半导体装置以及半导体装置的制造方法
本专利技术涉及半导体装置以及半导体装置的制造方法。
技术介绍
作为电可擦除可编程只读存储器（EEPROM：ElectricallyProgrammableRead-OnlyMemory），已知有分裂栅型的半导体存储器。例如，在专利文献1中，记载了半导体装置的制造方法，所述制造方法包含：在半导体层上经由栅极绝缘膜形成浮栅用的导电体层的工序、在导电体层上形成由第一氧化硅膜构成的第一隔离物和与该第一隔离物邻接且由蚀刻速率比第一氧化硅膜低的第二氧化硅膜构成的第二隔离物的工序、使第一和第二隔离物为掩模来有选择地除去导电体层的工序、除去第一隔离物而使导电体层的一部分露出的工序、以及以与经由通道绝缘膜露出的导电体层的一部分相对的方式形成控制栅的工序。现有技术文献专利文献专利文献1：日本特开2008-251825号公报。专利技术要解决的课题关于分裂栅型的存储器单元，为了将作为字线发挥作用的控制栅相对于浮栅自调整地形成而使用由绝缘体构成的隔离物。隔离物被层叠在浮栅上，也用于浮栅的图案化。分裂栅型的存储器单元的制造工序例如包含以下的工序。经由栅极绝缘膜在半导体基板上形成构成浮栅的多晶硅膜。接着，在多晶硅膜的表面形成氮化膜。接着，在氮化膜的、浮栅和隔离物的形成预定位置形成开口部，在开口部露出多晶硅膜。接着，对多晶硅膜的露出部分的表面进行蚀刻。由此，在多晶硅膜的表面形成了凹部。接着，形成构成隔离物的SiO2等绝缘膜，以使覆盖氮化膜的开口部的侧面和多晶硅膜的露出部分。之后，通过对该绝缘膜进行回蚀刻来形成隔离物。在将源极和源极布线相对于隔离物自调整形成之后，利用蚀刻除去氮化膜。之后，将隔离物作为掩模来对多晶硅膜进行蚀刻，由此，进行多晶硅膜的图案化。由此，形成了浮栅。通过在之前的工序中在多晶硅膜形成了凹部，从而在浮栅的端部形成了尖锐部。接着，形成将浮栅和隔离物的露出部分覆盖的通道绝缘膜。接着，在通道绝缘膜的表面形成构成控制栅的多晶硅膜。之后，通过进行该多晶硅膜的图案化来形成了控制栅。在上述的存储器单元中，浮栅和控制栅被通道绝缘膜绝缘。在向上述的存储器单元写入数据“0”的情况下，向浮栅注入电子来在浮栅中蓄积电子。另一方面，在将写入到上述的存储器单元中的数据“0”改写为数据“1”的情况下，将在浮栅中蓄积的电子向控制栅抽出。浮栅具有尖锐部，由此，在尖锐部发生电场集中，因此，能够以比较低的电压进行向数据“1”的改写。再有，将在浮栅中蓄积电子的状态作为数据“1”而将未在浮栅中蓄积电子的状态作为数据“0”也可。在上述的半导体存储器的制造工序中，起因于由于用于除去氮化膜的蚀刻而蚀刻了隔离物的侧面，存在在通道绝缘膜的、将浮栅的尖锐部覆盖的部分膜厚变小或者膜质劣化的可能性。由此，存在在浮栅中蓄积的电子向控制栅泄漏的可能性。该情况意味着在存储器单元中存储的数据改写。
技术实现思路
本专利技术是鉴于上述的方面而完成的，其目的在于通过抑制隔离物的侧面的蚀刻来抑制存储器单元中的数据劣化。用于解决课题的方案本专利技术的半导体装置具备存储器单元，所述存储器单元包含：浮栅，经由第一绝缘膜设置在半导体基板上，在一端侧具有顶端尖的尖锐部；隔离物，设置在所述浮栅上；第二绝缘膜，设置在所述浮栅与所述隔离物之间，并且覆盖所述隔离物的所述一端侧的侧面；以及控制栅，经由第三绝缘膜与所述浮栅的所述一端侧的侧面相接，并且经由所述第二绝缘膜和所述第三绝缘膜与所述隔离物的所述一端侧的侧面相接。本专利技术的半导体装置的制造方法包含：在半导体基板的表面经由第一绝缘膜形成栅极构件的工序；在所述栅极构件的表面形成具有使所述栅极构件部分露出的开口部的掩模构件的工序；将第二绝缘膜形成于所述开口部的侧面和在所述开口部露出的所述栅极构件的表面的工序；在所述开口部的内侧形成分别经由所述第二绝缘膜与所述开口部的侧面和所述栅极构件的表面相接的隔离物的工序；利用蚀刻除去所述掩模构件的工序；以及将所述隔离物和所述第二绝缘膜作为掩模来对所述栅极构件进行蚀刻而形成浮栅的工序，所述第二绝缘膜的、针对在所述掩模构件的蚀刻中使用的蚀刻剂的耐性比所述隔离物高。专利技术效果根据本专利技术，抑制隔离物的侧面的蚀刻，由此，能够抑制存储器单元中的数据劣化。附图说明图1是示出本专利技术的实施方式的半导体装置的结构的一个例子的剖面图。图2是本专利技术的实施方式的尖锐部的附近区域A的扩大图。图3A是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3B是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3C是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3D是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3E是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3F是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3G是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3H是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3I是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3J是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3K是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3L是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3M是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3N是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3O是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3P是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图3Q是示出本专利技术的实施方式的半导体装置的制造方法的一个例子的剖面图。图4A是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。图4B是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。图4C是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。图4D是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。图5是示出本专利技术的另一实施方式的半导体装置的结构的一个例子的剖面图。图6A是示出本专利技术的另一实施方式的半导体装置的制造方法的一个例子的剖面图。图6B是示出本专利技术的另一实施方式的半导体装置的制造方法的一个例子的剖面图。图6C是示出本专利技术的另一实施方式的半导体装置的制造方法的一个例子的剖面图。图6D是示出本专利技术的另一实施方式的半导体装置的制造方法的一个例子的剖面图。图6E是示出本专利技术的另一实施方式的半导体装置的制造方法的一个例子的剖面图。图6F是示出本专利技术的另一实施方式的半导体装置的制造方法的一个例子的剖面图。图6G是示出本专利技术的另一实施方式的半导体装置的制造方法的一个例子的剖面图。图6H是示出本专利技术的另一实施方式的半导体装置的制造方法的一个例子的剖面图。图7A是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。图7B是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。图8是示出比较例的存储器单元的结构的剖面图。图9A是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。图9B是示出比较例的存储本文档来自技高网...

【技术保护点】
1.一种半导体装置，其中，具备存储器单元，所述存储器单元包含：浮栅，经由第一绝缘膜设置在半导体基板上，在一端侧具有顶端尖的尖锐部；隔离物，设置在所述浮栅上；第二绝缘膜，设置在所述浮栅与所述隔离物之间，并且覆盖所述隔离物的所述一端侧的侧面；以及控制栅，经由第三绝缘膜与所述浮栅的所述一端侧的侧面相接，并且经由所述第二绝缘膜和所述第三绝缘膜与所述隔离物的所述一端侧的侧面相接。

【技术特征摘要】
2017.10.12 JP 2017-1986241.一种半导体装置，其中，具备存储器单元，所述存储器单元包含：浮栅，经由第一绝缘膜设置在半导体基板上，在一端侧具有顶端尖的尖锐部；隔离物，设置在所述浮栅上；第二绝缘膜，设置在所述浮栅与所述隔离物之间，并且覆盖所述隔离物的所述一端侧的侧面；以及控制栅，经由第三绝缘膜与所述浮栅的所述一端侧的侧面相接，并且经由所述第二绝缘膜和所述第三绝缘膜与所述隔离物的所述一端侧的侧面相接。2.根据权利要求1所述的半导体装置，其中，所述尖锐部的顶端部分经由所述第二绝缘膜和所述第三绝缘膜与所述控制栅相接。3.根据权利要求1或权利要求2所述的半导体装置，其中，所述第二绝缘膜的膜质比所述隔离物致密。4.根据权利要求1至权利要求3的任一项所述的半导体装置，其中，所述尖锐部的顶端形成有不依赖于构成所述浮栅的材料的晶粒的边。5.根据权利要求1至权利要求4的任一项所述的半导体装置，其中，所述隔离物的所述一端侧的侧面与所述半导体基板的主面垂直，所述第二绝缘膜的、将所述隔离物的所述一端侧的侧面覆盖的部分的表面和所述浮栅的所述一端侧的侧面在同一平面内延伸。6.根据权利要求1至权利要求5的任一项所述的半导体装置，其中，还具备：扩散层，设置在所述半导体基板的表层部；以及导电构件，连接于所述扩散层，并且经由第四绝缘膜与所述浮栅和所述隔离物的另一端侧的侧面相接。7.根据权利要求6所述的半导体装置，其中，使所述存储器单元和具有与所述存储器单元相同的构造的其他的存储器单元以将所述扩散层和所述导电构件夹持在中间的方式对称配置。8.一种半导体装置的制造方法，其中，包含：在半导体基板的表面经由第一绝缘膜形成栅极构件的工序；在所述栅极...

【专利技术属性】
技术研发人员：千叶亮，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本,JP