集成扇出型封装制造技术

一种集成扇出型封装包括管芯、包封体、重布线结构、多个导电柱、晶种层、及多个导电凸块。所述包封体包封所述管芯。所述重布线结构位于所述管芯及所述包封体上。所述重布线结构与所述管芯电连接且包括依序堆叠的多个介电层以及夹置在所述介电层之间的多个导电图案。距所述管芯最远的所述介电层的杨氏模量高于所述介电层中其余介电层中的每一者的杨氏模量。所述导电图案彼此电连接。所述导电柱设置在所述重布线结构上且与所述重布线结构电连接。所述晶种层位于所述导电柱与所述重布线结构之间。所述导电凸块设置在所述多个导电柱上。

Integrated Fan Out Packaging

An integrated fan-out package comprises a tube core, an encapsulation body, a re-wiring structure, a plurality of conductive columns, a seed layer, and a plurality of conductive bumps. The encapsulation body encapsulates the tube core. The heavy wiring structure is located on the tube core and the encapsulation body. The re-wiring structure is electrically connected to the tube core and comprises a plurality of dielectric layers stacked in sequence and a plurality of conductive patterns sandwiched between the dielectric layers. The Young's modulus of the dielectric layer farthest from the core of the tube is higher than that of each of the remaining dielectric layers in the dielectric layer. The conductive patterns are electrically connected with each other. The conductive column is arranged on the re-wiring structure and is electrically connected with the re-wiring structure. The seed layer is located between the conductive column and the heavy wiring structure. The conductive convex block is arranged on the plurality of conductive columns.

【技术实现步骤摘要】
集成扇出型封装
本专利技术实施例涉及一种集成扇出型封装。更具体来说，本专利技术实施例涉及一种具有抗应力层的集成扇出型封装。
技术介绍
由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速发展。在很大程度上，集成密度的此种提高来自于最小特征大小(minimumfeaturesize)的重复减小，此使得更多较小的组件能够集成到给定区域中。当前，集成扇出型封装因其紧密性而正变得日渐流行。集成扇出型封装通常包括位于模塑的集成电路装置上的重布线路结构，以使得所述集成电路装置可被存取。为满足更小大小及更高封包密度的要求，重布线路结构的制造方法已成为本领域中的重要议题。
技术实现思路
一种集成扇出型封装包括管芯、包封体、重布线结构、多个导电柱、晶种层、及多个导电凸块。所述包封体包封所述管芯。所述重布线结构位于所述管芯及所述包封体上。所述重布线结构与所述管芯电连接且包括依序堆叠的多个介电层以及夹置在所述介电层之间的多个导电图案。距所述管芯最远的所述介电层的杨氏模量高于所述介电层中其余介电层中的每一者的杨氏模量。所述导电图案彼此电连接。所述导电柱设置在所述重布线结构上且与所述重布线结构电连接。所述晶种层位于所述导电柱与所述重布线结构之间。所述导电凸块设置在所述导电柱上。附图说明结合附图阅读以下详细说明，会最好地理解本专利技术的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1A至图1F示出根据本专利技术一些实施例的制造集成扇出型封装的方法的各工艺的示意性剖视图。图2A至图2K是以区R为着重点示出根据本专利技术一些实施例的示例性封装的制造方法的各工艺的示意性放大剖视图。图3A至图3J是以区R为着重点示出根据本专利技术一些替代性实施例的示例性封装的制造方法的各工艺的示意性放大剖视图。图4A至图4J是以区R为着重点示出根据本专利技术一些替代性实施例的示例性封装的制造方法的各工艺的示意性放大剖视图。图5A是以区R为着重点示出根据本专利技术一些替代性实施例的示例性封装的示意性放大剖视图。图5B示出图5A中所示的缓冲层及导电柱的示意性俯视图。图6A至图6I是以区R为着重点示出根据本专利技术一些替代性实施例的示例性封装的制造方法的各工艺的示意性放大剖视图。图7A是以区R为着重点示出根据本专利技术一些替代性实施例的示例性封装的示意性放大剖视图。图7B示出图7A中所示的缓冲层及导电柱的示意性俯视图。图8示出包括图1F中的集成扇出型封装的堆叠封装结构的示意图。附图标号说明10：集成扇出型封装20：衬底30：印刷电路板100、100a：管芯110：半导体衬底120：导电接垫130：钝化层140：后钝化层150、150a：导电柱体160、160a：保护层200：包封材料200a：包封体300：重布线结构310、316：介电材料层310a：第一介电层312a：第二介电层314a：第三介电层316a：第四介电层320a：第一导电图案322a：第二导电图案324a：第三导电图案410、410a：晶种层412、412a：第二晶种层420：导电柱420a：第一导电材料420b：第二导电材料430：焊料材料500：导电凸块600、600a：缓冲层C：载体衬底DB：剥离层O310a、O316a、O600a：开口P1：第一部分P2：第二部分PR：光刻胶图案层PR1：第一光刻胶图案层PR2：第二光刻胶图案层R：区SW316a：侧壁W1：最大直径W2：距离具体实施方式以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(3Dintegratedcircuit，3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，以容许对三维封装或三维集成电路进行测试、对探针及/或探针卡(probecard)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(knowngooddie)进行中间验证的测试方法而使用，以提高良率并降低成本。图1A至图1F示出根据本专利技术一些实施例的制造集成扇出型封装10的方法的各工艺的示意性剖视图。参照图1A，提供上面形成有剥离层DB的载体衬底C。在一些实施例中，载体衬底C可为玻璃衬底，且剥离层DB可为形成在所述玻璃衬底上的光热转换(light-to-heatconversion，LTHC)释放层。在一些实施例中，可在剥离层DB上可选地形成介电层(图中未示出)。如图1A中所示，在载体衬底C上提供及放置多个管芯100。在一些实施例中，可通过拾取及放置工艺(pickandplaceprocess)将管芯100放置在剥离层DB上。可将管芯100通过管芯贴合膜(dieattachfilm，DAF)、粘合膏(adhesionpaste)等贴合或粘合在剥离层DB上。为简洁起见，在图1A中仅示出一个管芯100。然而，可提供多于一个管芯且可将所述管芯排列成阵列。应理解，本专利技术的范围不受所公开实例限制。在一些实施例中，可将当前工艺步骤视作晶片级封装工艺(waferlevelpackagingprocess)的一部分。在一些实施例中，如图1A中所示，每一管芯100包括半导体衬底110、多个导电接垫120、钝化层(passivationlayer)130、后钝化层(post-passivationlayer)140、多个导电柱体150、及保护层160。在一些实施例中，半导体衬底110可为硅衬底，所述硅衬底包括形成在所述硅衬底中的有源组件(例如，晶体管等)及可选地形成在所述硅衬底中的无源组件(例如，电阻器、电容器、电感器等)。导电接垫120形成在半导体衬底110上且可为铝接垫、铜接垫、或其他适合的金属接垫。导电柱体150设置在导电接垫120上且与导电接垫120电连接。在一些实施例中，导电柱体150是通过导电材料的镀覆工艺(platingprocess)形成在导电接垫120上。在一些实施例中，本文档来自技高网...

【技术保护点】
1.一种集成扇出型封装，其特征在于，包括：管芯；包封体，包封所述管芯；重布线结构，位于所述管芯及所述包封体上，其中所述重布线结构与所述管芯电连接且包括：依序堆叠的多个介电层，其中距所述管芯最远的所述介电层的杨氏模量高于所述介电层中其余介电层中的每一者的杨氏模量；以及多个导电图案，夹置在所述多个介电层之间，其中所述多个导电图案彼此电连接；多个导电柱，设置在所述重布线结构上且与所述重布线结构电连接；晶种层，位于所述多个导电柱与所述重布线结构之间；以及多个导电凸块，设置在所述多个导电柱上。

【技术特征摘要】
2017.10.12 US 15/730,7601.一种集成扇出型封装，其特征在于，包括：管芯；包封体，包封所述管芯；重布线结构，位于所述管芯及所述包封体上，其中所述重布线结构与所述管芯电连接且包括：依序堆叠的多个介电层，其中距所述管芯最远的所...

【专利技术属性】
技术研发人员：游济阳，陈衿良，陈海明，何冠霖，梁裕民，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71