形成导电接触结构至半导体装置的方法及所产生的结构制造方法及图纸

本发明专利技术涉及形成导电接触结构至半导体装置的方法及所产生的结构，揭示于本文的一种例示方法可包括：形成接触蚀刻结构于位在第一及第二下导电结构之上的一层绝缘材料中，其中该接触蚀刻结构的至少一部分横向位在该第一及该第二下导电结构之间，形成邻近该接触蚀刻结构的第一侧的第一导电线路及第一导电接触以及形成邻近该接触蚀刻结构的第二侧的第二导电线路及第二导电接触，其中该第一及该第二导电线路之间的间隔大约等于该接触蚀刻结构的一尺寸。

Method for Forming Conductive Contact Structure to Semiconductor Device and the resulting Structure

The present invention relates to a method for forming a conductive contact structure to a semiconductor device and the resulting structure. An illustrative method disclosed herein may include: forming a contact etching structure in a layer of insulating material situated above the first and second lower conductive structures, in which at least a part of the contact etching structure is transversely located between the first and the second lower conductive structures to form a proximity. The first conductive circuit and the first conductive contact on the first side of the contact etching structure, and the second conductive circuit and the second conductive contact formed on the second side adjacent to the contact etching structure, in which the interval between the first and the second conductive circuit is approximately equal to one size of the contact etching structure.

【技术实现步骤摘要】
形成导电接触结构至半导体装置的方法及所产生的结构
本揭示内容大致有关于半导体装置的制造，且尤其关于形成导电接触结构至半导体装置的各种新颖方法及所产生的新颖结构。
技术介绍
现代集成电路(IC)产品包括：形成于面积很小的半导体衬底或芯片上的大量主动及被动半导体装置(亦即，电路组件)。例如，主动半导体装置包括各种类型的晶体管，例如场效应晶体管(FET)、双极晶体管等等。被动半导体装置的例子包括电容器、电阻器等等。这些半导体装置配置成为IC产品的各种功能组件的一部分的各种电路，例如，微处理器(逻辑区)、内存阵列(内存区)、ASIC等等。如同所有电子装置，IC产品中的半导体装置需要通过布线电气连接使得它们可按设计运作。在IC产品中，完成此类布线是通过形成于半导体衬底之上的多个金属化层。通常，由于大量的半导体装置(亦即，电路组件)以及现代集成电路的必要复杂布局，所以在有半导体装置制造于其上的相同装置层级内无法建立个别半导体装置的电气连接或“布线排列”。因此，构成IC产品的整体布线图案的各种电气连接被形成于金属化系统中，其包含形成于产品的装置层级之上的一或更多附加堆栈的所谓的“金属化层”。这些金属化层通常由数层绝缘材料构成，以及在该绝缘材料层中形成导电金属线路或导电通孔。一般而言，导电线路提供层内(intra-level)电气连接，同时导电通孔在导电线路的不同层级之间提供层间(inter-level)连接或垂直连接。这些导电线路及导电通孔可由各种不同材料构成，例如铜、钨、铝等等(以及适当的阻障层)。集成电路产品中的第一金属化层通常被称为“M1”层。通常，多个导电通孔(通常被称为“V0”通孔)用来在M1层与较低层级导电结构(所谓的装置层级接触(以下会有更完整的解释))之间建立电气连接。在有些更先进的装置中，在装置层级接触与V0通孔之间形成由导电线路(有时称为“M0”层)构成的另一金属化层。图1的横截面图图示由形成于半导体衬底12中及之上的晶体管装置11构成的例示IC产品10。也图示多个所谓的“CA接触”结构14用于建立电气连接至装置11的示意图标源极/漏极区20，以及有时被称为“CB接触”结构的栅极接触结构16。如图1所示，CB栅极接触16通常垂直位在包围装置11的隔离材料13之上，亦即，CB栅极接触16通常不位在界定衬底12中的主动区之上，但是在有些先进架构中可能会如此。晶体管11包含例示栅极结构22，亦即，栅极绝缘层22A与栅极电极22B，栅极帽盖24，侧壁间隔体26及示意图示源极/漏极区20。如上述，在制程流程的这一点，隔离区13也已形成于衬底12中。在图标于图1的制造点，数层绝缘材料30A、30B，亦即，层间介电质材料，已形成于衬底12之上。其他数层材料未图示于附图，例如接触蚀刻止挡层及其类似者。也图示例示突起外延源极/漏极区32与源极/漏极接触结构34，其通常包括所谓的“沟槽硅化物”(TS)结构36。CA接触结构14的形式可为离散的接触组件，亦即，在从上面观看时有大致像方形的形状或圆柱形形状的一或更多个别接触插塞(contactplug)，其形成于层间介电质材料中。在其他的应用中，CA接触结构14也可为接触底下线路型特征的线路型特征，例如，接触源极/漏极区20的TS结构36，且通常在与晶体管11的栅极宽度方向平行的方向延伸越过源极/漏极区20上的整个主动区，亦即，进出1的图纸的平面。CA接触14与CB接触16在工业内都被视为装置层级接触。图1图标IC产品10的例示例子，其包括产品10的多层级金属化系统的所谓M0金属化层。该M0金属化层形成于一层绝缘材料46中，例如，低k绝缘材料，且被形成为可建立电气连接至装置层级接触–CA接触14与CB接触16。图1也图标产品10的所谓M1金属化层，其形成于一层绝缘材料38中，例如，低k绝缘材料。提供所谓V0通孔40的多个导电通孔以在M0金属化层与M1金属化层之间建立电气连接。M0金属化层及M1金属化层两者通常(各自)包括按需要路由越过产品10的多条金属线路44、42。M0金属化层的形成有助于减少形成于衬底12上的电路的总电阻。不过，在有些IC产品中，可省略MO金属化层且使M1金属化层的V0通孔40与CA接触14及CB接触16接触。通常通过在相关绝缘材料层中形成实质越过整个衬底的长连续沟槽而形成金属化线路(例如，线路44、42)。之后，这些金属化沟槽填满一或更多导电材料且执行一或更多化学机械研磨(CMP)制程以移除在沟槽外的多余导电材料。在典型制程流程的此时，净结果是金属化线路为延伸越过整个衬底的相对长连续结构。最终，必须移除或“切掉”部分的连续金属化线路以建立集成电路的功能布线图案，亦即，单一连续金属化线路可切成数个互相电气隔离的较小片段，使得这些个别的、小的“切断后”片段各自可被金属化系统的其他组件接触。不过，把这些连续金属化线路切成较小片段可能会是挑战性高又费时的制程，会造成加工失误且对产品产出有不利的影响。形成用于IC产品的各种晶体管装置必须互相电气隔离以在电路中正确地运转。通常，这是通过在衬底12中形成沟槽，且用例如二氧化硅的绝缘材料填满沟槽来实现。在产业内，这些隔离区有时可称为“扩散阻断(diffusionbreak)”。图2的简化平面图图标IC产品10的一部分，其中例示单一扩散阻断(SDB)结构50使IC产品的两个例示电路结构52及54沿着直线56互相分离。在一实施例中，区段52可为NAND2电路结构，同时区段54可为MUX电路结构。也图示于图2的是由栅极帽盖24与在晶体管装置的源极/漏极区的沟槽硅化物区36构成的多个晶体管结构。各种金属线路60也图示于图2。如圆圈区70所示，已形成CA接触结构14(以虚线图示)用来建立电气连接至晶体管在SDB50的相对两侧的源极/漏极区。为了做成金属线路60与底下CA接触结构14之间的连接，在各个金属线路60的末端之间必须有尖端对尖端间隔(tip-to-tipspacing)72。这通常是通过执行光刻及蚀刻制程以在各个线路60的一层绝缘材料(未图示)中界定分离的沟槽，之后在使用双镶嵌加工技术的同时形成CA接触结构14及金属线路60两者来实现。在制作此类连接时的另一典型要求是金属线路60的末端需要与CA接触结构14重叠一段距离74以确保金属线路60与CA接触结构14之间有充分的接触面积，致使整体接触配置的电阻相对于设计过程所预期的不会增加。通常，在IC产品包括SDB隔离结构时，CA源极/漏极接触结构14必须在对应至各种晶体管装置的栅极结构的栅极间距的距离处被接触，以充分利用所达成的空间节省。晶体管在现代IC产品上的栅极间距目前很小且预料会随着未来开发的产品而进一步减小。可惜，如果现代晶体管装置有极小尺寸，半导体装置在现代IC产品上的堆积密度增加，以及晶体管装置在现代IC产品上的栅极间距极小且一直递减的话，对于具有此一尖端对尖端配置的此类金属线路60来直接图案化沟槽会极具挑战性。也图示于图2中的圆圈区80的是形成接触隔开的CB栅极接触结构16(形成为可接触不同晶体管装置上的栅极结构)的金属线路60。在接触栅极接触结构16的金属线路60也以尖端对尖端组构配置时，在金属线路60的末端之间在此组构下有更多间隔。尽管本文档来自技高网...

【技术保护点】
1.一种方法，包含：形成第一下导电结构及第二下导电结构；在该第一下导电结构及该第二下导电结构之上形成包含第一材料的一层绝缘材料；在该层绝缘材料中形成接触蚀刻结构，其中，该接触蚀刻结构包含与该第一材料不同的第二材料，且其中，该接触蚀刻结构的至少一部分横向位在该第一下导电结构的至少一部分与该第二下导电结构的至少一部分之间；形成邻近该接触蚀刻结构的第一侧的第一导电线路及第一导电接触，其中，该第一导电接触导电地耦合至该第一下导电结构；以及形成邻近该接触蚀刻结构的第二侧的第二导电线路及第二导电接触，该接触蚀刻结构的该第二侧与该接触蚀刻结构的该第一侧相反，其中，该第二导电接触导电地耦合至该第二下导电结构，且其中，该第一导电线路与该第二导电线路之间的间隔大约等于该接触蚀刻结构的尺寸。

【技术特征摘要】
2017.10.10 US 15/728,6321.一种方法，包含：形成第一下导电结构及第二下导电结构；在该第一下导电结构及该第二下导电结构之上形成包含第一材料的一层绝缘材料；在该层绝缘材料中形成接触蚀刻结构，其中，该接触蚀刻结构包含与该第一材料不同的第二材料，且其中，该接触蚀刻结构的至少一部分横向位在该第一下导电结构的至少一部分与该第二下导电结构的至少一部分之间；形成邻近该接触蚀刻结构的第一侧的第一导电线路及第一导电接触，其中，该第一导电接触导电地耦合至该第一下导电结构；以及形成邻近该接触蚀刻结构的第二侧的第二导电线路及第二导电接触，该接触蚀刻结构的该第二侧与该接触蚀刻结构的该第一侧相反，其中，该第二导电接触导电地耦合至该第二下导电结构，且其中，该第一导电线路与该第二导电线路之间的间隔大约等于该接触蚀刻结构的尺寸。2.如权利要求1所述的方法，其中，该第一导电线路的至少一部分位在该接触蚀刻结构的该第一侧上且与该接触蚀刻结构的该第一侧接触，以及该第二导电线路的至少一部分位在该接触蚀刻结构的该第二侧上且与该接触蚀刻结构的该第二侧接触。3.如权利要求1所述的方法，其中，该接触蚀刻结构具有大于该层绝缘材料的厚度的垂直高度。4.如权利要求1所述的方法，其中，该第一导电线路的一边与该第二导电线路的一边各自自对准于该接触蚀刻结构。5.如权利要求1所述的方法，其中，形成该第一导电线路、该第二导电线路及该接触蚀刻结构，使得该第一导电线路的上表面、该第二导电线路的上表面及该接触蚀刻结构的上表面全都大约位于在半导体衬底之上的相同第一层级。6.如权利要求5所述的方法，其中，该层绝缘材料具有位在该第一层级的上表面。7.如权利要求1所述的方法，其中，该接触蚀刻结构的一部分延伸进入形成于半导体衬底中的沟槽。8.如权利要求1所述的方法，其中，该接触蚀刻结构位在该第一下导电结构的整体与该第二下导电结构的整体之间。9.如权利要求1所述的方法，其中，该接触蚀刻结构为通过集成电路产品的第一栅极来形成的单一扩散阻断(SDB)结构，该第一导电接触为导电地耦合至邻近该SDB结构的第一侧的第一源极/漏极区的第一源极/漏极接触，以及该第二导电接触为导电地耦合至邻近该SDB结构的第二侧的第二源极/漏极区的第二源极/漏极接触。10.如权利要求9所述的方法，其中，该第一源极/漏极区用于第一晶体管且该第二源极/漏极区用于与该第一晶体管不同的第二晶体管。11.如权利要求1所述的方法，其中，该接触蚀刻结构的一部分位在该第一下导电结构及该第二下导电结构中的各者的表面上且与该表面接触。12.如权利要求1所述的方法，其中，该接触蚀刻结构的底面位于在该第一下导电结构及该第二下导电结构之间的第二层绝缘材料上且与该第二层绝缘材料接触。13.如权利要求1所述的方法，其中，该接触蚀刻结构为栅极接触蚀刻椿，该第一导电接触为导电地耦合至第一栅极的栅极结构的第一下栅极接触结构的第一栅极接触，以及该第二导电接触为导电地耦合至第二栅极的栅极结构的第二下栅极接触结构的第二栅极接触。14.一种方法，包含：通过集成电路产品的第一栅极来形成单一扩散阻断(SDB)结构；以及形成第一导电线路及第一导电源极/漏极接触于该SDB结构的第一侧上且形成第二导电线路及第二导电源极...

【专利技术属性】
技术研发人员：谢瑞龙，拉尔斯·W·赖柏曼，丹尼尔·恰尼莫盖姆，朴灿柔，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY