一种基于STT-MRAM的非接触式智能卡SoC制造技术

本发明专利技术公开了一种基于STT‑MRAM的非接触式智能卡SoC，包括：桥接的AHB和APB，与AHB相连的CPU、存储器和加密协处理器，以及与APB相连的数字基带控制器、UART串口和CRG模块；其特征在于，存储器为STT‑MRAM存储器，且其存储空间被划分为：第一存储区，用于固化启动程序；第二存储区，用于存储COS程序；第三存储区，用于存储程序运行时的临时变量；以及第四存储区，用于存储用户数据；存储器还包括译码保护电路；译码保护电路用于在系统启动后阻止对第一存储区和第二存储区的写操作。本发明专利技术能够降低非接触式智能卡SoC内的数据交互延时，并实现安全级别、功耗和性能的动态平衡。

A Contactless Smart Card SoC Based on STT-MRAM

The invention discloses a contactless smart card SoC based on STT MRAM, which includes bridge ABB and ABB, CPU, memory and encryption coprocessor connected with AHB, digital baseband controller, UART serial port and CRG module connected with APB, and features that the memory is STT MRAM memory, and its storage space is divided into: first memory area for solidifying start-up process. Sequence; second storage area for storing COS programs; third storage area for storing temporary variables while the program is running; and fourth storage area for storing user data; memory also includes decoding protection circuit; decoding protection circuit for preventing write operations to the first storage area and the second storage area after the system starts. The invention can reduce the data interaction delay in the contactless smart card SoC, and realize the dynamic balance of security level, power consumption and performance.

【技术实现步骤摘要】
一种基于STT-MRAM的非接触式智能卡SoC
本专利技术属于射频识别及存储器领域，更具体地，涉及一种基于STT-MRAM(spin-torquetransfermagneticrandomaccessmemory，自旋转移矩-磁随机存储器)的非接触式智能卡SoC(SystemonChip，片上系统)。
技术介绍
智能卡是一类卡片的总称，根据智能卡通信方式的不同，可以将智能卡分为接触式智能卡和非接触式智能卡。非接触式智能卡由卡内的芯片和外围的天线构成，芯片电路包括模拟电路和数字电路。其中数字电路包含CPU、数字基带控制器、加密协处理器、存储器等模块，这些数字电路模块通过总线通信，共同构成了智能卡SoC。非接触式智能卡应用场景广泛，如金融卡、社保卡等。为了保证智能卡和读卡器之间的通信安全，卡内通常会集成安全加密模块，智能卡和读卡器之间传送的信息为密文。以一次典型的智能卡和读卡器之间的交易流程为例，每次通信前需要进行认证，认证通过后才能进行数据交互。因此如何在保证通信安全的基础上缩短交易时间成为智能卡SoC架构设计的难题。传统智能卡一般在卡内集成对称加密算法如AES(AdvancedEncryptionStandard，高级加密标准)、DES(DataEncryptionStandard，数据加密标准)等，存储器则采用RAM(randomaccessmemory，随机存取存储器)、ROM(Read-OnlyMemory，只读存储器)以及Flash的组合方式。在智能卡与读卡器交易的过程中，难以做到安全级别、功耗和性能的动态平衡。此外智能卡内数据需要在RAM和Flash之间重复存取，数据交互效率低下。
技术实现思路
针对现有技术的缺陷和改进需求，本专利技术提供了一种基于STT-MRAM的非接触式智能卡SoC，其目的在于，降低非接触式智能卡SoC内的数据交互延时，并实现非接触式智能卡SoC的安全级别、功耗和性能的动态平衡。为实现上述目的，按照本专利技术的一个方面，提供了一种基于STT-MRAM的非接触式智能卡SoC，包括：桥接的AHB(AdvancedHigh-performanceBus，高级高性能总线)和APB(AdvancedPeripheralBus，高级外设总线)，与AHB相连的CPU、存储器和加密协处理器，以及与APB相连的数字基带控制器、UART串口和CRG(ClockandResetGenerator，时钟及复位产生)模块；存储器为STT-MRAM存储器，且其存储空间被划分为：第一存储区，用于固化启动程序；第二存储区，用于存储COS(CardOperatingSystem，卡操作系统)程序；第三存储区，用于存储程序运行时的临时变量；以及第四存储区，用于存储用户数据；存储器还包括译码保护电路；译码保护电路用于在系统启动后阻止对第一存储区和第二存储区的写操作。STT-MRAM具有非易失、读写速度快、使用寿命长、工艺兼容性好等诸多优点，使用STT-MRAM存储器作为非接触式智能卡SoC的存储器，能够有效降低系统功耗并提高系统性能。本专利技术通过将单一存储器的存储空间划分为不同的区间，实现存储体系中不同的存储功能，并结合译码保护电路保证第一存储区和第二存储区(即存储启动程序和COS程序的存储区间)的只读性，简化了存储器接口设计流程，并减少了数据在不同存储器之间交互产生的延时。进一步地，存储器还包括COS程序下载电路；COS程序下载电路用于接收上位机通过UART串口上传的COS程序并存储至第二存储区中，以完成COS程序的更新。通过存储器中的COS程序下载电路，本专利技术能够根据应用需求对COS程序的更新。进一步地，加密协处理器包括对称加密模块和非对称加密模块；非对称加密模块用于在认证阶段对通信数据进行非对称加密，对称加密模块用于在其他阶段对通信数据进行对称加密。在通信过程中，认证阶段通信数据的安全级别要求较高；相对于对称加密，非对称加密具有较高的安全级别，但加密过程的功耗也更高；本专利技术在加密协处理器中同时集成了对称加密模块和非对称加密模块，并在不同的阶段采用不同的加密算法对通信数据进行加密，由此能够实现安全级别、功耗和性能的动态平衡。进一步地，CRG模块包括时钟管理电路和全局复位管理电路；时钟管理电路用于分别控制各模块的时钟，以使得各模块工作或关断；全局复位管理电路用于分别为各模块提供复位信号；通过时钟管理电路，可以根据实际工作模式选择性关断一些功能模块以降低系统功耗。进一步地，系统存在第一工作模式和第二工作模式；在第一工作模式下，由数字基带控制器执行应用无关的指令，并返回执行结果；在第二工作模式下，由数字基带控制器将应用相关的指令传递至第二存储区以由COS程序执行指令，并由数字基带控制器返回执行结果；在第一工作模式下，数字基带控制器执行应用无关指令的时钟频率为系统时钟的32分频；在第二工作模式下，COS程序执行应用相关指令的视频频率为系统时钟；由数字基带控制器内部完成部分指令的执行，相比于现有的非接触式智能卡SoC中仅依赖于COS处理所有指令而言，能够有效提高SoC处理指令的速度。进一步地，CRG模块还包括时钟切换电路，用于在工作模式切换时实现时钟频率的切换，并避免在工作模式切换时时钟出现毛刺。更进一步地，时钟切换电路包括：非门N、第一与门A1、第二与门A2、第三与门A3、第四与门A4、第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4以及或门O；第一与门A1的第一输入端用于接收选择信号sel，第一与门A1的第二输入端连接至第四D触发器D4的反相输出端；第一D触发器D1的数据输入端连接至第一与门A1的输出端，第一D触发器D1的时钟输入端用于接收时钟信号clk；第三D触发器D3的数据输入端连接至第一D触发器D1的数据输出端，第三D触发器D3的时钟输入端用于接收时钟信号clk；第三与门A3的第一输入端连接至第三D触发器D3的数据输出端，第三与门A3的第二输入端用于接收时钟信号clk；非门N的输入端用于接收选择信号sel；第二与门A2的第一输入端连接至第三D触发器D3的反相输出端，第二与门A2的第二输入端连接至非门N的输出端；第二D触发器D2的数据输入端连接至第二与门A2的输出端，第二D触发器D2的时钟输入端用于接收时钟信号clk_div；第四D触发器D4的数据输入端连接至第二D触发器D2的数据输出端，的时钟输入端用于接收时钟信号clk_div；第四与门A4的第一输入端连接至第四D触发器D4的数据输出端，第四与门A4的第二输入端用于接收时钟信号clk_div；或门O的第一输入端连接至第三与门A3的输出端，或门O的第二输入端连接至第四与门A4的输出端；其中，时钟信号clk为系统时钟，时钟信号clk_div为系统时钟的32分频。上述时钟切换电路，当时钟信号和选择信号在输入端不同步时，由于使用了两级D触发器来同步选择信号，因此在输出端可以通过两个时钟周期的开销来消除毛刺，并且在branch0(branch1)的第一级使用与门A1(A2)引入了反馈信号，在需要切换时钟的时候，强制先关断正在使用的时钟，再开启即将使用的时钟，所以能够实现数字基带控制器执行应用无关的指令时，时钟频率为系统时钟的32分频，COS程本文档来自技高网...

【技术保护点】
1.一种基于STT‑MRAM的非接触式智能卡SoC，包括：桥接的AHB和APB，与所述AHB相连的CPU、存储器和加密协处理器，以及与所述APB相连的数字基带控制器、UART串口和CRG模块；其特征在于，所述存储器为STT‑MRAM存储器，且其存储空间被划分为：第一存储区，用于固化启动程序；第二存储区，用于存储COS程序；第三存储区，用于存储程序运行时的临时变量；以及第四存储区，用于存储用户数据；所述存储器还包括译码保护电路；所述译码保护电路用于在系统启动后阻止对所述第一存储区和所述第二存储区的写操作。

【技术特征摘要】
1.一种基于STT-MRAM的非接触式智能卡SoC，包括：桥接的AHB和APB，与所述AHB相连的CPU、存储器和加密协处理器，以及与所述APB相连的数字基带控制器、UART串口和CRG模块；其特征在于，所述存储器为STT-MRAM存储器，且其存储空间被划分为：第一存储区，用于固化启动程序；第二存储区，用于存储COS程序；第三存储区，用于存储程序运行时的临时变量；以及第四存储区，用于存储用户数据；所述存储器还包括译码保护电路；所述译码保护电路用于在系统启动后阻止对所述第一存储区和所述第二存储区的写操作。2.如权利要求1所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，所述存储器还包括COS程序下载电路；所述COS程序下载电路用于接收上位机通过所述UART串口上传的COS程序并存储至所述第二存储区中，以完成COS程序的更新。3.如权利要求1或2所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，所述加密协处理器包括对称加密模块和非对称加密模块；所述非对称加密模块用于在认证阶段对通信数据进行非对称加密，所述对称加密模块用于在其他阶段对通信数据进行对称加密。4.如权利要求1或2所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，所述CRG模块包括时钟管理电路和全局复位管理电路；所述时钟管理电路用于分别控制各模块的时钟，以使得各模块工作或关断；所述全局复位管理电路用于分别为各模块提供复位信号。5.如权利要求1或2所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，系统存在第一工作模式和第二工作模式；在所述第一工作模式下，由所述数字基带控制器执行应用无关的指令，并返回执行结果；在所述第二工作模式下，由所述数字基带控制器将应用相关的指令传递至所述第二存储区以由COS程序执行所述指令，并由所述数字基带控制器返回执行结果；在所述第一工作模式下，所述数字基带控制器执行应用无关指令的时钟频率为系统时钟的32分频；在所述第二工作模式下，所述COS程序执行应...

【专利技术属性】
技术研发人员：刘冬生，陈宇阳，李昌兴，胡佳旺，张聪，卢楷文，李豪，罗香华，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：湖北,42