具有自适应终端阻抗的高速驱动器制造技术

提供了一种设备，包括：数据采样器，所述数据采样器耦合至驱动器的输出，其中，所述数据采样器用于对数据进行采样并且将所述数据与第一阈值电压和第二阈值电压进行比较，并且其中，所述数据采样器用于根据对所述数据与所述第一阈值电压和所述第二阈值电压的比较来生成上拉指示符或下拉指示符；以及耦合至所述数据采样器的逻辑，其中，所述逻辑用于接收所述上拉指示符或所述下拉指示符，并且用于根据所述上拉指示符或所述下拉指示符而增加或减少所述驱动器的已经DC补偿的阻抗支路的数量。

【技术实现步骤摘要】
【国外来华专利技术】具有自适应终端阻抗的高速驱动器优先权声明本申请要求于2016年9月28日提交并且名称为“HighSpeedDriverwithAdaptiveTerminationImpedance(具有自适应终端阻抗的高速驱动器)”的美国申请号15/279,273的优先权，所述美国申请出于所有目的通过引用以其全文结合在此。
技术介绍
为了向需要满足各种平台损耗的更好的阻抗匹配高速驱动器提供即插即用能力，驱动器的直流(DC)阻抗匹配设置(例如，达45Ω)无法与硅工艺、封装失配和平台的交流(AC)阻抗变化相匹配。为了满足输入输出(I/O)系统的眼图模板(eyemask)，通常在驱动器中使用预加重来提高待传输数据的较高频率分量，并且这加剧了在从高逻辑电平或低逻辑电平进行数据转换期间驱动器的输出处的差分数据振铃。此振铃可能会延长例如直到单位间隔(UI)的一半，这导致眼图容限减小。有时，此振铃的峰值是如此高，以至于其导致上层眼图不合规范。附图说明通过以下给出的详细描述以及通过本公开的各个实施例的附图将更加全面地理解本公开的实施例，然而，本公开的实施例不应被视为将本公开限制于特定实施例，而是仅用于解释和理解。图1展示了根据本公开的一些实施例的用于通过监测驱动器的输出来自适应地调整经补偿阻抗的系统。图2展示了曲线图，示出了根据本公开的一些实施例在对经补偿阻抗进行自适应调整之前和之后驱动器的输出。图3展示了曲线图，示出了根据本公开的一些实施例的设备的操作。图4展示了根据本公开的一些实施例的用于通过监测驱动器的输出来自适应地调整经补偿阻抗的设备。图5展示了根据本公开的一些实施例的用于通过监测驱动器的输出来自适应地调整经补偿阻抗的有限状态机(FSM)。图6展示了根据本公开的一些实施例的用于通过监测当数据向高驱动时驱动器的输出来自适应地调整经补偿上拉阻抗的方法的流程图。图7展示了根据本公开的一些实施例的用于通过监测当数据向低驱动时驱动器的输出来自适应地调整经补偿下拉阻抗的方法的流程图。图8展示了智能装置或计算机系统或SoC(芯片上系统)，其具有根据一些实施例的用于通过监测驱动器的输出来自适应地调整经补偿阻抗的设备。具体实施方式一些实施例描述了一种用于通过监测驱动器的输出来自适应地调整并补偿阻抗的设备。在一些实施例中，所述设备使用数字技术来提供用于减轻振铃或者用于校正AC阻抗失配所引起的振铃的解决方案。在一些实施例中，所述设备在数据的上升沿期间使用多相时钟对驱动器的输出处的数据进行采样，并且将所述数据与预定义的参考(例如，V参考高和V参考低)进行比较。在一些实施例中，经比较的采样数据信息被存储并加载到决策逻辑中。在一些实施例中，决策逻辑发送增加码、减少码和/或锁定码以用于自适应地调整驱动器的已经补偿的输出阻抗(例如，驱动器的上拉和/或下拉阻抗)。如此，减少了在驱动器的输出处由AC阻抗失配所导致的振铃、过冲和/或下冲。存在各实施例的许多技术效果。例如，各实施例的设备提供了对驱动器输出阻抗的自动校正而不影响功率并且面积增加很小(例如，大约1％)。各实施例的设备是对电源噪声水平不敏感并且可扩展用于其他工艺技术节点的数字方案。各实施例的设备提供了额外的时序容限(例如，通过加宽数据眼图)，这帮助满足更广泛的平台损失和范围。各实施例的设备可以在驱动器的训练周期期间被执行，并且如此，设备的操作不会影响驱动器的功能操作。根据对各实施例和附图的描述，其他技术效果将是明显的。在以下描述中，讨论了大量细节以便提供对本公开的实施例更透彻的解释。然而，对于本领域技术人员将明显的是，可以在无需这些具体细节的情况下实践本公开的实施例。在其他实例中，以框图形式而非详细地示出了众所周知的结构和装置以避免模糊本公开的实施例。注意，在实施例的相应附图中，利用线条来表示信号。一些线条可能更厚以指示更多的组成信号路径，和/或在一端或多端具有箭头以指示主要信息流动方向。这种指示并非旨在是限制性的。相反，这些线条与一个或多个示例性实施例结合使用以帮助更容易地理解电路或逻辑单元。如设计需要或偏好所指示的，任何表示的信号实际上可以包括可以在任一方向上传播的一个或多个信号，并且可以利用任何合适类型的信号方案来实施。在整个说明书中，并且在权利要求中，术语“连接(connected)”指已连接的物体之间的直接电、机械、或磁性连接，不存在任何中介装置。术语“耦合(coupled)”指或者已连接的物体之间的直接电、机械、或磁性连接或者通过一个或多个无源或有源中介装置的间接连接。术语“电路(circuit)”或“模块(module)”可以指被安排成彼此合作以提供期望功能的一个或多个无源和/或有源组件。术语“信号”可以指至少一个电流信号、电压信号、磁信号、或数据/时钟信号。“一个(a)”、“一种(an)”以及“所述(the)”的意义包括复数的指代。“在…中(in)”的意义包括“在…中(in)”和“在…上(on)”。术语“基本上(substantially)”、“接近(close)”、“近似(approximately)”、“靠近(near)”和“约(about)”通常指代在目标值的+/-10％内(除非另有说明)。除非另有说明，否则使用序数形容词“第一(first)”、“第二(second)”和“第三(third)”等来描述共同对象，仅仅指示类似对象的不同实例被提及，并且不意在暗示如此描述的对象必须在或者时间上、空间上、排名上、或以任何其他方式处于给定序列中。为了本公开的目的，短语“A和/或B”以及“A或B”意指(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。为了实施例的目的，各电路、模块和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管，所述金属氧化物半导体晶体管包括漏极、源极、栅极、和升压端子。所述晶体管还包括三栅极和鳍型FET晶体管、圆柱体全包围栅场效应管、隧道FET(TFET)、方线、或矩形带状晶体管或实施与碳纳米管或自旋电子装置类似的晶体管功能的其他装置。MOSFET对称的源极和漏极端子即为完全相同的端子并且在此可互换地使用。另一方面，TFET装置具有非对称的源极和漏极端子。本领域的技术人员将理解的是，在不背离本公开的范围的情况下，可以使用其他晶体管(例如，双极结型晶体管——BJTPNP/NPN、BiCMOS、CMOS、eFET等)。图1展示了根据本公开的一些实施例的用于通过监测驱动器的输出来自适应地调整经补偿阻抗的系统100。在一些实施例中，系统100包括阻抗校准逻辑(RCOMP校准逻辑)101、用于自适应地调整经补偿阻抗的设备102、驱动器103(例如，具有前置驱动器的高速驱动器)、偏置发生器104、传输线105以及接收器终端电阻器(例如，45欧姆电阻器)。在本示例中，传输线105的阻抗被假定为40欧姆到50欧姆，以便与接收器终端电阻器的阻抗相匹配。然而，还可以使用其他阻抗值，并且将其与驱动器103和接收器的阻抗相匹配。在本示例中，通过接收器终端电阻器来对传输线105另一侧上的接收器进行建模。在一些实施例中，阻抗校准逻辑101向设备102提供上拉和下拉经补偿阻抗码(例如，分别本文档来自技高网...

【技术保护点】
1.一种设备，包括：数据采样器，所述数据采样器耦合至驱动器的输出，其中，所述数据采样器用于对数据进行采样并且将所述数据与第一阈值电压和第二阈值电压进行比较，并且其中，所述数据采样器用于根据对所述数据与所述第一阈值电压和所述第二阈值电压的比较来生成上拉指示符或下拉指示符；以及耦合至所述数据采样器的逻辑，其中，所述逻辑用于接收所述上拉指示符或所述下拉指示符，并且用于根据所述上拉指示符或所述下拉指示符而增加或减少所述驱动器的已经DC补偿的阻抗支路的数量。

【技术特征摘要】
【国外来华专利技术】2016.09.28 US 15/279,2731.一种设备，包括：数据采样器，所述数据采样器耦合至驱动器的输出，其中，所述数据采样器用于对数据进行采样并且将所述数据与第一阈值电压和第二阈值电压进行比较，并且其中，所述数据采样器用于根据对所述数据与所述第一阈值电压和所述第二阈值电压的比较来生成上拉指示符或下拉指示符；以及耦合至所述数据采样器的逻辑，其中，所述逻辑用于接收所述上拉指示符或所述下拉指示符，并且用于根据所述上拉指示符或所述下拉指示符而增加或减少所述驱动器的已经DC补偿的阻抗支路的数量。2.如权利要求1所述的设备，其特征在于，所述第二阈值电压低于所述第一阈值电压。3.如权利要求1所述的设备，其特征在于，包括：偏置发生器，所述偏置发生器用于生成所述第一阈值电压和所述第二阈值电压。4.如权利要求3所述的设备，其特征在于，所述第一阈值电压和所述第二阈值电压距离所述数据的逻辑高电平比距离所述数据的逻辑低电平更近。5.如权利要求3所述的设备，其特征在于，所述第一阈值电压和所述第二阈值电压距离所述数据的逻辑低电平比距离所述数据的逻辑高电平更近。6.如权利要求1所述的设备，其特征在于，包括：时钟发生器，所述时钟发生器用于向所述数据采样器提供具有不同相位的一组采样时钟，以用于按照所述一组采样时钟来对数据进行采样。7.如权利要求1所述的设备，其特征在于，所述数据采样器包括StrongARM锁存器。8.如权利要求1所述的设备，其特征在于，所述上拉指示符是具有至少两个位的总线，并且其中，所述下拉指示符是具有至少两个位的总线。9.如权利要求1所述的设备，其特征在于，所述逻辑用于在增加或减少所述有源阻抗支路之后锁定所述已经DC补偿的阻抗支路的数量。10.如权利要求1所述的设备，其特征在于，所述驱动器耦合至传输线。11.如权利要求1所述的设备，其特征在于，所述驱动器是差分驱动器。12.一种设备，包括：驱动器，所述驱动器具有上拉阻抗支路，其中，有源上拉阻抗支路的数量用于确定所述驱动器的上拉输出阻抗；检测器，所述检测器耦合至所述驱动器的输出，其中，所述检测器用于在分隔开一定延迟的至少两个时钟沿对所述输出处的数据进行采样；以及计数器，所述计数器耦合至所述检测器，其中，所述计数器用于接收经工艺、电压和温度(PVT)补偿的有源多个上拉阻抗支路的基本数量，并且其中，所述计数器用于根据所采样数据来接通或断开在所述基本数量以上的一个或多个上拉...

【专利技术属性】
技术研发人员：S·S·穆赫德尤索夫，A·K·斯里瓦斯塔瓦，L·H·邱，C·B·蒂尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US