一种用于放大器前端的可控制增益的电压编码电路制造技术

本发明专利技术公开了一种用于放大器前端的可控制增益的电压编码电路，包括快闪ADC模块和数字编码器模块，所述快闪ADC模块包括多个比较器和多个比例分压电阻，多个所述比较器的同一个输入端口均与外部的电压控制信号连接，相邻比较器的另一个输入端口之间均设有一个所述比例分压电阻，其中，第一个比较器的另一个输入端口还经另一个比例分压电阻和电源连接，最后一个比较器的另一个输入端口还经另一个比例分压电阻和地连接，多个所述比较器的输出端口均与所述数字编码器模块连接，该数字编码器模块用于将多个所述比较器输出的信号进行编码产生非重叠的高电平信号。本发明专利技术能正确产生控制放大器增益的控制信号。

【技术实现步骤摘要】
一种用于放大器前端的可控制增益的电压编码电路
本专利技术涉及半导体领域的模拟半导体集成电路
，特别是一种用于放大器前端的可控制增益的电压编码电路。
技术介绍
放大器在模拟半导体集成电路设计是一个普遍的基础，做好放大器是设计模拟半导体集成电路的基本条件。本专利技术是基于一款军工项目。项目的目标是基于国内成熟工艺开发一个四通道超低噪声增益可变放大器。这个放大器具有很多出色的性能指标：电压噪声0.74nV/√Hz，电流噪声2.5pA/√Hz。可变的增益范围-4.5dB～43.5dB(LO),7.5dB～55.5dB(HI)。要实现这些指标参考芯片采用的是专用的Bipolar工艺，而我们只能采用国产最成熟的CMOS工艺。所以在原芯片中利用双极型晶体管的内阻和放大器的增益电阻直接搭配成可变增益的网络来实现对放大器增益的直接控制，在本专利技术设计中使用的CMOS工艺没有那种准确内阻的双极型晶体管，所以原芯片使用的电路并不能使用，必须全新设计放大器的增益控制的电压编码电路。
技术实现思路
为解决现有技术中存在的问题，本专利技术的目的是提供一种用于放大器前端的可控制增益的电压编码电路，本专利技术使用多级的比较器组成的快闪ADC模块和数字编码器模块来实现电压信号到数字控制信号的转换，正确产生控制放大器增益的控制信号。为实现上述目的，本专利技术采用的技术方案是：一种用于放大器前端的可控制增益的电压编码电路，包括快闪ADC模块和数字编码器模块，所述快闪ADC模块包括多个比较器和多个比例分压电阻，多个所述比较器的同一个输入端口均与外部的电压控制信号连接，相邻比较器的另一个输入端口之间均设有一个所述比例分压电阻，其中，第一个比较器的另一个输入端口还经另一个比例分压电阻和电源连接，最后一个比较器的另一个输入端口还经另一个比例分压电阻和地连接，多个所述比较器的输出端口均与所述数字编码器模块连接，该数字编码器模块用于将多个所述比较器输出的信号进行编码产生非重叠的高电平信号。作为一种优选的实施方式，所述电源和与电源最近的比例分压电阻之间以及地和与地最近的比例分压电阻之间均设有电压分压电阻。作为另一种优选的实施方式，所述数字编码器模块具有数字逻辑输入信号的MODE控制端口，该MODE控制端口用于控制增益随外部的电压控制信号的升高而升高或降低。作为另一种优选的实施方式，所述ADC模块中比较器和比例分压电阻的个数均为9个。本专利技术的有益效果是：本专利技术涉及一种低噪声放大器电路中使用的2级增益可变电路中使用的增益控制部分中的电压编码电路，该电路可以把外部控制增益的电压电路转变成数字代码来控制增益电路中的开关电路，从而改变放大器的比例放大电路来改变放大器的增益；快闪ADC模块由多个比较器和多个比例分压电阻组成，由于其没有时钟，具有最低的功耗，在原芯片中是使用双极型工艺利用双极型晶体管的内部电阻和增益电阻的比例来实现，本专利技术使用CMOS工艺，所以引入了数字编码电路来实现电压信号到数字控制信号之间的转换。附图说明图1为本专利技术实施例的电路原理图；图2为本专利技术实施例数字编码器模块的数字信号转换波形示意图；图3为本专利技术实施例数字编码器模块生成的逻辑门电路。具体实施方式下面结合附图对本专利技术的实施例进行详细说明。实施例一种用于放大器前端的可控制增益的电压编码电路，包括快闪ADC模块和数字编码器模块，所述快闪ADC模块包括多个比较器和多个比例分压电阻，多个所述比较器的同一个输入端口均与外部的电压控制信号连接，相邻比较器的另一个输入端口之间均设有一个所述比例分压电阻，其中，第一个比较器的另一个输入端口还经另一个比例分压电阻和电源连接，最后一个比较器的另一个输入端口还经另一个比例分压电阻和地连接，多个所述比较器的输出端口均与所述数字编码器模块连接，该数字编码器模块用于将多个所述比较器输出的信号进行编码产生非重叠的高电平信号。所述电源和与电源最近的比例分压电阻之间以及地和与地最近的比例分压电阻之间均设有电压分压电阻。所述数字编码器模块具有数字逻辑输入信号的MODE控制端口，该MODE控制端口用于控制增益随外部的电压控制信号的升高而升高或降低。所述ADC模块中比较器和比例分压电阻的个数均为9个。下面以四川长虹电器股份有限公司的一款军工项目对本实施例作进一步说明：在本实施例所应用的电路中，增益可变放大器是作为整体芯片的第二级输入使用的，由于这里的放大器直接使用外部信号作为输入，所以在实际的使用中有很大的可能会输入很小的电压信号，比较微弱的信号不利于后面电路的处理。所以必须要对信号进行放大。在本实施例使用的项目中的要求，对这里增益选择比较广泛，最小-10dB，最大69dB。所以对放大器来说。需要一个比较复杂的增益控制的电压编码电路来实现这样的目标。在实际的应用中，芯片使用从芯片的外部连接到芯片的内部的GAIN信号作为电压控制信号来调整放大器的增益，GIAN信号是一个0V-2V的电压信号，在芯片正常工作时候GIAN信号一般是一个固定的电压，当芯片的放大器需要改变增益的时候，改变GIAN电压信号的大小来改变放大器的增益，但是在CMOS工艺直接从电压信号的大小来改变放大器的增益，基本是不能直接准确改变的，这里就需要一个能把电压信号转换成容易识别的数字代码形式的电路，当GIAN信号比较小的时候，在本实施例中接近0V的一个较小值，放大器具有比较小的增益输出。当GIAN信号比较大的时候，在本实施例中接近2V的一个较大值，放大器具有比较大的增益输出。这样对于放大器芯片，只有一个外部电压端口控制放大器的增益大小，显著的少了芯片的管脚数量，也不会产生数字控制逻辑，极大的简化了模拟芯片的复杂程度。但是由电压大小的增益控制需要额外的分析电路来产生数字控制信号来控制放大器的增益电阻，从而达到实现控制放大器增益的最终目的。(1)快闪ADC模块如图1所示，快闪ADC模块包括：①电压分压电阻R0和R10，由于芯片根据参数手册的要求GIAN端口控制电压的范围在0V-2V之间，不是0V-5V之间，所以这里的快闪ADC模块的分压电阻不能直接从电源和地之间找电压的参考点，需要有额外的电阻来减小电压分压的范围，由于电压范围的要求R0电阻被设计得较大来分走大约3V的电压，本实施例中为144K。电压分压电阻R10被设计的很小，仅仅是其它比例分压电阻和地电位之间的一个隔离。②比例分压电阻R1～R9,比例分压电阻R1～R9是完全相等的9个电阻，这9个比例分压电阻把0V-2V之间的电压平均分成了9个等分，这9等分的电压提供给后级的比较器，作为比较器的参考电压，在本实施例的设计中这个比例分压电阻被设计成4.3K。③输入电压控制信号GAIN，GIAN信号直接来自芯片的外部，由外部信号激励提供，这个信号一般是由芯片外部的DAC芯片产生，为了满足现在低电压的DAC，所以这里信号被设计0V-2V有效。④比较器COMP1～COMP9，比较器COMP1～COMP9是快闪ADC模块的核心部分，GIAN信号和电阻R1～R9产生的9个参考电压信号分别连接在9个比较的COMP1到COMP9的2个输入端口上。随着GIAN信号的变化，比较器会从输出端产生不同的9个数字激励提供给后面的数字编码器模块。当GIAN信号增加的时候，这里的快闪ADC模块开始检查GIA本文档来自技高网...

【技术保护点】
1.一种用于放大器前端的可控制增益的电压编码电路，其特征在于，包括快闪ADC模块和数字编码器模块，所述快闪ADC模块包括多个比较器和多个比例分压电阻，多个所述比较器的同一个输入端口均与外部的电压控制信号连接，相邻比较器的另一个输入端口之间均设有一个所述比例分压电阻，其中，第一个比较器的另一个输入端口还经另一个比例分压电阻和电源连接，最后一个比较器的另一个输入端口还经另一个比例分压电阻和地连接，多个所述比较器的输出端口均与所述数字编码器模块连接，该数字编码器模块用于将多个所述比较器输出的信号进行编码产生非重叠的高电平信号。

【技术特征摘要】
1.一种用于放大器前端的可控制增益的电压编码电路，其特征在于，包括快闪ADC模块和数字编码器模块，所述快闪ADC模块包括多个比较器和多个比例分压电阻，多个所述比较器的同一个输入端口均与外部的电压控制信号连接，相邻比较器的另一个输入端口之间均设有一个所述比例分压电阻，其中，第一个比较器的另一个输入端口还经另一个比例分压电阻和电源连接，最后一个比较器的另一个输入端口还经另一个比例分压电阻和地连接，多个所述比较器的输出端口均与所述数字编码器模块连接，该数字编码器模块用于将多个所述比较器输出的信号进行编码产生非重叠的高...

【专利技术属性】
技术研发人员：何弢，
申请(专利权)人：四川长虹电器股份有限公司，
类型：发明
国别省市：四川,51