取样及保持电路制造技术

技术编号:20850765 阅读:21 留言:0更新日期:2019-04-13 09:42
取样及保持(S/H)电路包括电容耦接到第一电压的取样节点和从输入携带信号的输入线。S/H电路还可以包括一个或多个晶体管,其将输入线耦接到取样节点。S/H电路还可以包括耦接到一个或多个晶体管的一个或多个源极或漏极的开关和第二电压。S/H电路还可以包括耦接到开关的保持电路和一个或多个晶体管的一个或多个栅极的保持电路,保持电路被配置成在取样期间打开输入和取样节点之间的输入线。

【技术实现步骤摘要】
取样及保持电路
本揭露中描述的技术一般涉及取样及保持(S/H)电路和相关方法,并且更具体地涉及S/H电路以及相关联的方法及设备。
技术介绍
取样并保持(S/H)电路可以接收输入电压,取样并保持电压一段特定的时间,并输出取样及保持的电压。S/H电路可以结合到各种装置和电路中,例如需要在任何时间间隔内保持恒定电压的装置。
技术实现思路
本揭露的取样及保持(S/H)电路包括电容组件、两个晶体管、开关以及保持电路。电容组件将取样节点耦接到第一电压。电容组件耦接输入线到所述取样节点。开关耦接在所述两个晶体管中的第一个晶体管的源极和所述两个晶体管中的第二个晶体管的漏极之间,所述开关还耦接到第二电压。保持电路耦接到所述开关和所述一个或多个晶体管的一个或多个栅极,所述保持电路配置成在取样期间断开所述输入和所述取样节点之间的所述输入线。本揭露的取样及保持(S/H)电路可包括电容组件、输入线、第一晶体管以及第二晶体管、开关以及保持电路。电容组件将取样节点耦接到第一电压。输入线传送来自于输入的讯号。第一晶体管以及第二晶体管,各耦接所述输入线到所述取样节点。开关耦接第一节点到第二电压。保持电路耦接到所述开关和所述第一晶体管以及第二晶体管的相应的栅极,所述保持电路被配置成在取样期间断开所述输入和所述取样节点之间的所述输入线。其中所述第一节点位于所述第一晶体管的源极/漏极与所述第二晶体管的所述漏极之间。其中所述开关被配置为在所述取样期间断开。本揭露的取样及保持方法包括:当开关断开时,通过分别激活或去激活一个或多个晶体管的每个栅极,以将输入线耦接到取样节点,所述开关耦接在所述两个晶体管中的第一个晶体管的源极与所述两个晶体管中的第二个晶体管的漏极之间,所述开关还耦接到第二电压;以及当所述开关导通时,通过分别激活或去激活各所述栅极,以从所述取样节点解耦所述输入线。附图说明当使用附图阅读时,从以下详细描述中可以最好地理解本揭露的方面。应注意,根据工业的标准实践,各种特征未按比例绘制。实际上,为了清楚起见,可以任意增加或减少各种特征的尺寸。图1描绘了根据一些实施例的示范取样保持电路;图2描绘了根据一些实施例的用于S/H电路的电路组件的例图;图3描绘了根据一些实施例的用于S/H电路的电路组件的例图;图4A~4C描绘了根据一些实施例的S/H电路的电路组件的示例图;图5A~5C描绘了装置的示例图,其可以包括根据一些实施例的S/H电路;图6描绘了装置的示例图,其可以包括根据一些实施例的S/H电路;图7描绘了装置的示例图,其可以包括根据一些实施例的S/H电路;图8描绘了逐次逼近缓存器(SAR)模拟数字转换器(ADC)的示例图;其包括取样及保持(根据一些实施例的S/H电路);图9描绘了根据一些实施例的用于执行S/H方法的例流程图。附图标号说明1、2、751、M、…M-1:级;101:信号源;102、213、413、413'、413”、521、521'、521”:输入线、输入;103、Vsignal:信号;104、105、thold、tp:时间;106、Vhold:保持电压;107、thperiod:时间量;108、219、519、519’:输出线、输出;109、520、520'、520”、800:电路;110、210、410、410'、410”、510、510'、510”、610、710、810:S/H电路;112:控制信号;211、411、411'、411”、623:电容器;212、213、217、412、412'、412”、413、413'、413”、417、417'、417”、522、522'、522”、524、524'、524”、752、754:节点;214、215、414、414'、414”、415、415'、415”、418'、418”、M1、M2:晶体管;216、416、416'、416”:开关;221、222、222':信号;230:保持电路;412:输出节点;530'、530”、531”:运算放大器;625、BL:位线;630、WL:字线;640、750:装置;753:8位ADC;755:8位DAC;756:演算电路;757:放大器;800:SARADC;820:比较器;830:逐次逼近缓存器;840、DAC:数字模拟转换器;900、910、920:方法;BL:位线;CDS:电容;Clock:时钟;D0~DN-1:字;t:时间;V、V1、V2、Vin、VIN、VREF、VREF、VOUT、Vout:电压;ΦCLK、ΦCLK':差分时钟信号。具体实施方式以下公开内容提供了许多不同的实施例或实例,用于实现所提供主题的不同特征。下面描述组件和布置的具体例子以简化本揭露。当然,这些仅仅是例举而不是限制性的。另外,本揭露可以在各种例子中重复参考数字和/或字母。这种重复是为了简单和清楚的目的,并且本身并不决定所讨论的各种实施例和/或架构之间的关系。本揭露涉及装置、电路、结构和相关方法,其能够提供低失真的取样及保持(S/H)。取样保持电路能够在输入处接收具有变化的电压准位的信号,并且在输出恒定电压的同时提供对应于变化的电压准位的取样电压的期望的时间间隔。例如,某些电路接收变化的电压并对变化电压的取样执行操作,其中这些操作需要时间间隔(例如,在数字操作中的多个时钟周期)来完成。先前已知的解决方案需要差分输入,或者由于它们的复杂性,处理变化引起了不能完全消除的耦合效应。S/H电路可以包括晶体管,其晶体管可以管制到电位能量存储组件上的电荷,电位能量存储组件用于在电场中存储能量。电位能量存储组件采取多种形式,其非限制性例子包括电压存储单元或电容组件,如薄膜,膜,铝,电解,陶瓷,钽,塑料或银云母型电容器。当栅极关闭时,电容器以恒定电压存储充电。当栅极接通电压时,电容器两端的电压随着输入信号的变化调整电压。该架构有利于其简单性,但因为在高速应用中,输入信号可能被耦接到存储在电容器的S/H输出电压而受到影响,该电容器通过金属布线的寄生电容以及通过S/H晶体管中的漏极源极电容(CDS)。这种耦接导致S/H输出的变化,这降低了精确度。因此,最小化CDS在栅极晶体管中的影响是非常有益的,因为这种简单形式的S/H电路的占用区域很小,因此允许S/H电路布置成接近后续装置接收S/H电路输出,从而最小化在S/H电路和这种后续装置之间产生的金属布线电容。例如,可能需要多个时钟周期(clockcycle)以在模拟变化电压信号的取样电压上操作的一种类型的装置是模拟到位转换器(ADC)。对于一个非限制性实例,某些已知的逐次逼近缓存器(SuccessiveApproximationRegister,SAR)ADC可以在n步骤中将模拟信号转换为n-位数字字(digitalword)。对于准确的ADC,ADC输入端的电压应在n个阶段的执行期间保持在恒定的准位。当在S/H输出中发生变化时,ADC的精确度降低。将S/H输出的CDS的影响最小化的一种方法是增加栅极控制晶体管的导通电阻,但这种方法会增加ADC的功率消耗。如本文所提供的,去除耦合效应的S/H电路可以减少失真。在先进的节点或高精度模拟电路以及鳍式场效晶体管(FINFET)制程中,由于对装置主体的影响较小以及由于占用区域较小本文档来自技高网...

【技术保护点】
1.一种取样及保持电路,其特征在于,包括:电容组件,将取样节点耦接到第一电压;两个晶体管,耦接输入线到所述取样节点;开关,耦接在所述两个晶体管中的第一个晶体管的源极和所述两个晶体管中的第二个晶体管的漏极之间,所述开关还耦接到第二电压;以及保持电路,耦接到所述开关和所述一个或多个晶体管的一个或多个栅极,所述保持电路配置成在取样期间断开所述输入和所述取样节点之间的所述输入线。

【技术特征摘要】
2017.09.28 US 62/564,353;2018.09.19 US 16/135,0531.一种取样及保持电路,其特征在于,包括:电容组件,将取样节点耦接到第一电压;两个晶体管...

【专利技术属性】
技术研发人员:庄嵋箴艾伦·罗斯
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:中国台湾,71

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