半导体存储器件制造技术

提供了半导体存储器件。半导体存储器件包括基板。半导体存储器件包括垂直堆叠在基板上的多个存储单元晶体管。半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的源极区的第一导电线。半导体存储器件包括连接到所述多个存储单元晶体管的多个栅电极的第二导电线。此外，半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的漏极区的数据存储元件。

【技术实现步骤摘要】
半导体存储器件
本公开涉及半导体器件，更具体地，涉及高度集成的三维半导体存储器件。
技术介绍
半导体器件的更高的集成可以用于满足消费者对优越性能和低廉价格的需求。在半导体器件的情况下，由于它们的集成会是决定产品价格的重要因素，所以特别希望提高的集成。在二维或平面的半导体器件的情况下，由于它们的集成主要由单位存储单元占据的面积决定，所以集成会受到精细图案形成技术的水平的极大影响。然而，用于提高图案精细度的昂贵的工艺设备对提高二维或平面的半导体器件的集成设置了实际的限制。为了克服这样的限制，近来已经提出了包括三维布置的存储单元的三维半导体存储器件。
技术实现思路
本专利技术构思的一些实施方式提供高度集成的三维半导体存储器件。根据本专利技术构思的一些实施方式，一种半导体存储器件可以包括基板。半导体存储器件可以包括垂直堆叠在基板上的多个存储单元晶体管。半导体存储器件可以包括连接到所述多个存储单元晶体管中的至少一个的源极区的第一导电线。半导体存储器件可以包括连接到所述多个存储单元晶体管的多个栅电极的第二导电线。此外，半导体存储器件可以包括连接到所述多个存储单元晶体管中的至少一个的漏极区的数据存储元件。数据存储元件可以包括第一电极，该第一电极在平行于基板的顶表面的第一方向上从漏极区水平地延伸。第一导电线或第二导电线中的第一个可以在与第一方向交叉的第二方向上水平地延伸。第一导电线或第二导电线中的第二个可以在垂直于基板的顶表面的第三方向上垂直地延伸。根据本专利技术构思的一些实施方式，一种半导体存储器件可以包括基板。半导体存储器件可以包括在基板上的叠层中彼此垂直地间隔开的多个结构。所述多个结构中的一个可以包括半导体图案，该半导体图案包括第一杂质区、沟道区和第二杂质区。所述多个结构中的所述一个可以包括连接到第二杂质区的电容器的第一电极。所述多个结构中的每个可以在平行于基板的顶表面的第一方向上水平地延伸。根据本专利技术构思的一些实施方式，一种半导体存储器件可以包括基板。半导体存储器件可以包括垂直叠层，该垂直叠层包括在基板上的多个层。半导体存储器件可以包括第一导电线，该第一导电线穿过该垂直叠层并在垂直于基板的顶表面的垂直方向上延伸。垂直叠层的所述多个层中的每个可以包括：第一延伸部分，在平行于基板的顶表面的第一方向上水平地延伸；以及第二延伸部分，在平行于基板的顶表面且与第一方向交叉的第二方向上从第一延伸部分水平地延伸。第一延伸部分可以包括第二导电线。第二延伸部分可以包括半导体图案和连接到半导体图案的电极。半导体图案可以在第二导电线和电极之间。此外，第一导电线可以在半导体图案的顶表面和底表面上。附图说明从以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图表示如这里所述的非限制性的示例实施方式。图1是示意性地示出根据本专利技术构思的一些实施方式的三维半导体存储器件的单元阵列的电路图。图2是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图3A是示出图2的部分“M”的截面图。图3B是示出图2的部分“N”的截面图。图4是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的一部分(例如图2的部分“M”)的截面图。图5是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图6A是示出图5的部分“M”的截面图。图6B是示出图5的部分“N”的截面图。图7是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图8是示出图7的部分“M”的截面图。图9是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图10是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的平面图。图11A、图11B和图11C是分别沿着图10的线A-A'、B-B'和C-C'截取的截面图。图12是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图13、图15、图17、图19、图21、图23、图25、图27、图29和图31是示出根据本专利技术构思的一些实施方式的制造三维半导体存储器件的方法的平面图。图14、图16A、图18A、图20A、图22A、图24A、图26A、图28A、图30A和图32A是分别沿着图13、图15、图17、图19、图21、图23、图25、图27、图29和图31的线A-A'截取的截面图。图16B、图18B、图20B、图22B、图24B、图26B、图28B、图30B和图32B是分别沿着图15、图17、图19、图21、图23、图25、图27、图29和图31的线B-B'截取的截面图。图20C、图22C、图24C、图26C、图28C、图30C和图32C是分别沿着图19、图21、图23、图25、图27、图29和图31的线C-C'截取的截面图。应注意，这些附图旨在说明示例实施方式中使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些附图没有按比例，可以不精确地反映任何给定实施方式的精确结构或性能特征，并且不应被解释为限制示例实施方式所涵盖的值或性质的范围。例如，为了清楚起见，可以缩小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。具体实施方式图1是示意性地示出根据本专利技术构思的一些实施方式的三维半导体存储器件的单元阵列的电路图。参照图1，三维半导体存储器件的单元阵列可以包括多个子单元阵列SCA。子单元阵列SCA可以布置在第二方向D2上。每个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储单元晶体管MCT。每个存储单元晶体管MCT可以位于字线WL中的相应一条和位线BL中的相应一条之间。位线BL可以是导电图案(例如金属线)，其与基板间隔开或堆叠在基板上。位线BL可以在第一方向D1上延伸。每个子单元阵列SCA中的位线BL可以在垂直方向(例如第三方向D3)上彼此间隔开。字线WL可以是在垂直方向上(例如在第三方向D3上)从基板延伸的导电图案(例如金属线)。每个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。存储单元晶体管MCT的栅电极/栅极区可以连接到字线WL，并且存储单元晶体管MCT的源电极/源极区可以连接到位线BL。每个存储单元晶体管MCT可以包括电容器(或其它数据存储元件)DS。例如，存储单元晶体管MCT的漏电极/漏极区可以连接到电容器DS。图2是示出根据本专利技术构思的一些实施方式的三维半导体存储器件的透视图。图3A是示出图2的部分“M”的截面图。图3B是示出图2的部分“N”的截面图。参照图1、图2、图3A和图3B，参照图1描述的子单元阵列SCA之一可以提供在基板100上。基板100可以是硅基板、锗基板或硅锗基板。具体地，包括第一至第三层L1、L2和L3的叠层SS可以提供在基板100上。叠层SS的第一至第三层L1、L2和L3可以堆叠为在垂直方向上(即在第三方向D3上)彼此间隔开。因此，叠层SS可以在这里被称为“垂直叠层”。第一至第三层L1、L2和L3中的每个可以包括多个半导体图案SP、多个第一电极EL1和第一导电线CL1。每个半导体图案SP可以在第二方向D2上从第一导电线CL1延伸，并可以具有线形、条形或柱形。作为示例，半导体图案SP可以由硅、锗或硅锗形成，或包括硅、锗或硅锗。每个半导体图案SP可以包本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：基板；多个存储单元晶体管，垂直堆叠在所述基板上；第一导电线，连接到所述多个存储单元晶体管中的至少一个的源极区；第二导电线，连接到所述多个存储单元晶体管的多个栅电极；以及数据存储元件，连接到所述多个存储单元晶体管中的所述至少一个的漏极区，其中所述数据存储元件包括第一电极，所述第一电极在平行于所述基板的顶表面的第一方向上从所述漏极区水平地延伸，其中所述第一导电线或所述第二导电线中的第一个在与所述第一方向交叉的第二方向上水平地延伸，并且其中所述第一导电线或所述第二导电线中的第二个在垂直于所述基板的顶表面的第三方向上垂直地延伸。

【技术特征摘要】
2017.11.20 KR 10-2017-0155164;2017.09.29 US 62/5651.一种半导体存储器件，包括：基板；多个存储单元晶体管，垂直堆叠在所述基板上；第一导电线，连接到所述多个存储单元晶体管中的至少一个的源极区；第二导电线，连接到所述多个存储单元晶体管的多个栅电极；以及数据存储元件，连接到所述多个存储单元晶体管中的所述至少一个的漏极区，其中所述数据存储元件包括第一电极，所述第一电极在平行于所述基板的顶表面的第一方向上从所述漏极区水平地延伸，其中所述第一导电线或所述第二导电线中的第一个在与所述第一方向交叉的第二方向上水平地延伸，并且其中所述第一导电线或所述第二导电线中的第二个在垂直于所述基板的顶表面的第三方向上垂直地延伸。2.根据权利要求1所述的半导体存储器件，其中所述多个存储单元晶体管中的所述至少一个包括半导体图案，所述半导体图案包括所述源极区、所述漏极区、以及在所述源极区和所述漏极区之间的沟道区，并且其中所述半导体图案在所述第一方向上从所述第一导电线延伸。3.根据权利要求2所述的半导体存储器件，其中所述半导体图案和所述第一电极包括共平面的相应表面，并且其中所述半导体图案和所述第一电极包括平行于所述第一方向且同轴的各自的延伸轴。4.根据权利要求1所述的半导体存储器件，其中所述第二导电线限定在所述多个存储单元晶体管的多个沟道区周围的边界。5.根据权利要求1所述的半导体存储器件，其中所述数据存储元件包括与所述第二导电线相邻的第一电容器，其中所述第一电容器包括所述第一电极，并且还包括：在所述第一电极上的电介质层；和在所述电介质层上的第二电极，并且其中所述半导体存储器件还包括第二电容器，该第二电容器与所述第二导电线相邻并在所述第三方向上与所述第一电容器交叠。6.根据权利要求1所述的半导体存储器件，其中所述第一电极包括与所述漏极区相邻且连接到所述漏极区的第一端部，其中所述第一电极还包括与所述第一端部相反的第二端部，并且其中延伸穿过所述第一端部和所述第二端部的轴平行于所述第一方向。7.根据权利要求6所述的半导体存储器件，还包括第一支撑层，该第一支撑层连接到所述第一电极的所述第二端部并配置为在结构上支撑所述第一电极。8.根据权利要求7所述的半导体存储器件，还包括第二支撑层，该第二支撑层在所述第一电极的所述第一端部和所述第二端部之间并配置为在结构上支撑所述第一电极。9.根据权利要求1所述的半导体存储器件，还包括背栅极线，该背栅极线与所述多个存储单元晶体管的多个沟道区相邻并与所述第二导电线平行地延伸。10.一种半导体存储器件，包括：基板；多个结构，在所述基板上的叠层中彼此垂直地间隔开，其中所述多个结构中的一个包括：半导体图案，包括第一杂质区、沟道区和第二杂质区；和电容器的第一电极，连接到所述第二杂质区，并且其中所述多个结构中的每个在平行于所述基板的顶表面的第一方向上水平地延伸。11.根据权利要求10所述的半导体存储器件，其中所述半导体图案和所述第一电极包括共平面的相应表面，并且其...

【专利技术属性】
技术研发人员：金志永，李基硕，金奉秀，金俊秀，禹东秀，李圭弼，洪亨善，黄有商，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR