基于量子系统锁频的装置制造方法及图纸

本发明专利技术提供一种基于量子系统锁频的装置，属于原子标频技术领域。包括DDS单元和微处理器，所述DDS单元包括MCLK引脚、FSELECT端、频率控制寄存器、PSEL0调节端和PSEL1调节端、FSYNC引脚、SCLK引脚和SDATA引脚，DDS单元通过所述MCLK引脚和外部时钟源连接；FSELECT端为键控调频信号输入端；频率控制寄存器用于保存通过编程方式预设的频率值F0、F1；PSEL0调节端和所述PSEL1调节端都接地；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。本发明专利技术达到了能够避免晶振频率拉偏的技术效果。

【技术实现步骤摘要】
基于量子系统锁频的装置
本专利技术属于原子标频
，特别涉及一种基于量子系统锁频的装置。
技术介绍
被动型铷原子的铷频标是一种被动型原子频率，利用的是基态超精细能级之间的跃迁，铷原子钟由铷量子部分和压控晶体振荡器组成。铷原子频标短期稳定度最高可达到10-12量级，准确度为±5×10-11，具有体积小、精度高的特点。对于现有的基于量子系统锁频的技术而言，在一台实际的被动型铷原子频率中，C场在腔中的分布不可能是完全均匀的，那么原子谱线就会出现不对称的现象，尽管铷频标晶振的输出经倍频、综合后的频率精确等于理论计算的谱线的峰值频率，但由于实际谱线不对称。经过鉴频后量子部分的输出电压中就具有调频频率的基波分量，该基波分量是一个伪误差电压，通过相检波电路变成伪纠偏电医，把晶振频率拉偏。综上所述，在现有的基于量子系统锁频的技术，存在着经过鉴频后量子部分的输出电压中所具有的调频频率的基波分量是一个伪误差电压，会使得晶振频率拉偏的技术问题。
技术实现思路
本专利技术所要解决的技术问题是在现有的基于量子系统锁频的技术，存在着经过鉴频后量子部分的输出电压中所具有的调频频率的基波分量是一个伪误差电压，会使得晶振频率拉偏的技术问题。为解决上述技术问题，本专利技术提供了一种一种基于量子系统锁频的装置，所述基于量子系统锁频的装置包括DDS单元，所述DDS单元包括MCLK引脚，所述DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍；FSELECT端，所述FSELECT端为键控调频信号输入端；频率控制寄存器，所述频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，且保持信号的相位无变化；PSEL0调节端和PSEL1调节端，所述PSEL0调节端和所述PSEL1调节端都接地，所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；FSYNC引脚、SCLK引脚和SDATA引脚，若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器，所述微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。进一步地，所述基于量子系统锁频的装置包括所述DDS单元采用AD9832。进一步地，所述基于量子系统锁频的装置包括：若输出信号频率为5.3125MHz，则所述MCLK引脚时钟端的信号频率大于20MHz，且通过外部滤波电路后，以得到纯净的信号谱。进一步地，所述基于量子系统锁频的装置包括：所述FSELECT端是调制方波79Hz信号的输入端。进一步地，所述基于量子系统锁频的装置包括：所述DDS单元处于通讯状态，以及所述SCLK引脚有一下降沿的脉冲时，则挂在数据总线所述SDATA引脚上的DATA写入所述DDS单元的数据缓冲区。进一步地，所述基于量子系统锁频的装置包括：若最终一个DATA写入所述DDS单元的数据缓冲区时，所述DDS单元根据所述FSELECT端上的状态选择所述F1或所述F0作所述IOUT引脚端的输出。进一步地，所述基于量子系统锁频的装置包括所述MCLK引脚输入的外部时钟频率为系统的时钟频率，若输出的频率信号为5.3125MHz，则所述MCLK引脚的时钟输入端信号频率为20MHz。进一步地，所述基于量子系统锁频的装置包括：所述IOUT引脚端输出20MHz时，则32位频率控制寄存器的值全为1。进一步地，所述基于量子系统锁频的装置包括：所述IOUT引脚端输出5.3125MHz时，则所述32位频率控制寄存器的值为(5.3125MHz/20MHz)×232。进一步地，所述基于量子系统锁频的装置包括：通过所述微处理器将十进制值转化为二进制，以对应所述32位频率控制寄存器的值。有益效果：本专利技术提供一种基于量子系统锁频的装置，由于DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，使得所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍。FSELECT端为键控调频信号输入端；频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，并且保持信号的相位无变化。同时，PSEL0调节端和所述PSEL1调节端都接地，使得所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序。并且微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。从而达到了能够避免晶振频率拉偏的技术效果。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的一种基于量子系统锁频的装置的量子系统鉴频输出示意图；图2为本专利技术实施例提供的一种基于量子系统锁频的装置的DDS单元的外围电路示意图；图3为本专利技术实施例提供的一种基于量子系统锁频的装置的DDS单元的串行通讯时序示意图；图4为本专利技术实施例提供的一种基于量子系统锁频的装置的示意图1；图5为本专利技术实施例提供的一种基于量子系统锁频的装置的示意图2；图6为本专利技术实施例提供的一种基于量子系统锁频的装置的带调制5.3125MHz信号测试谱示意图；图7为本专利技术实施例提供的一种基于量子系统锁频的装置的几路79Hz信号相位关系波形图的示意图；图8为本专利技术实施例提供的一种基于量子系统锁频的装置的伺服方案的示意图。具体实施方式本专利技术公开了一种基于量子系统锁频的装置，由于DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，使得所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍。FSELECT端为键控调频信号输入端；频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，并且保持信号的相位无变化。同时，PSEL0调节端和所述PSEL1调节端都接地，使得所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切本文档来自技高网...

【技术保护点】
1.一种基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：DDS单元，所述DDS单元包括：MCLK引脚，所述DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍；FSELECT端，所述FSELECT端为键控调频信号输入端；频率控制寄存器，所述频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，且保持信号的相位无变化；PSEL0调节端和PSEL1调节端，所述PSEL0调节端和所述PSEL1调节端都接地，所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；FSYNC引脚、SCLK引脚和SDATA引脚，若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器，所述微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。...

【技术特征摘要】
1.一种基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：DDS单元，所述DDS单元包括：MCLK引脚，所述DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍；FSELECT端，所述FSELECT端为键控调频信号输入端；频率控制寄存器，所述频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，且保持信号的相位无变化；PSEL0调节端和PSEL1调节端，所述PSEL0调节端和所述PSEL1调节端都接地，所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；FSYNC引脚、SCLK引脚和SDATA引脚，若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器，所述微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。2.依据权利要求1所述的基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：所述DDS单元采用AD9832。3.依据权利要求2所述的基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：若输出信号频率为5.3125MHz，则所述MCLK引脚时钟端的信号频率大...

【专利技术属性】
技术研发人员：涂娟，詹志明，
申请(专利权)人：江汉大学，
类型：发明
国别省市：湖北,42