静电放电保护电路及其结构和工作方法技术

技术编号:20823062 阅读:27 留言:0更新日期:2019-04-10 06:46
本发明专利技术提供一种静电放电保护电路及其结构和工作方法,其中电路包括:第一电路,第一电路包括第一MOS晶体管、第一电阻和第一电容,所述第一电阻两端分别与第一MOS晶体管的源极和栅极连接,第一电容两端分别与第一MOS晶体管的栅极和漏极连接;第二电路,第二电路包括第二MOS晶体管、第二电阻和第二电容,第二电阻两端分别与第二MOS晶体管的栅极和源极连接,第二电容两端分别与第二MOS晶体管的漏极和栅极连接。静电放电电路的保持电压较高,从而能够使静电释放之后,静电放电电路能够关闭,从而不容易影响需要保护的芯片的正常工作。同时,静电放电保护电路的触发电压较低,从而能够使静电放电保护电路容易导通,进而能够增强对需要保护的芯片的保护性能。

【技术实现步骤摘要】
静电放电保护电路及其结构和工作方法
本专利技术涉及半导体制造
,尤其涉及一种静电放电保护电路及其结构和工作方法。
技术介绍
静电是一种客观存在的自然现象,产生的方式有多种,如接触、摩擦、电器间感应等。静电具有长时间积聚、高电压、低电量、小电流和作用时间短的特点。对于电子产品而言,静电放电(Electrostaticdischarge,ESD)是影响集成电路可靠性的一个主要因素。静电放电是一种电荷的快速中和过程。由于静电电压很高会给集成电路带来破坏性的后果,造成集成电路的失效。因此,为了保护集成电路免遭静电的损害,静电放电保护电路也设计于集成电路中。静电放电保护电路的原则为:静电放电保护电路不影响芯片的正常工作;在静电放电发生时,静电荷会在所述芯片引脚产生高电压,静电放电保护电路形成低阻状态,使静电电荷释放;同时将芯片引脚钳位在较低的电压水平,从而保护芯片不受静电放电的破坏。然而,现有的静电保护电路具有稳定性差的缺点。
技术实现思路
本专利技术解决的问题是提供一种静电放电保护电路及其结构和工作方法,能够提供静电放电保护电路的稳定性。为解决上述问题,本专利技术技术方案提供一种静电放电保护电路,包括:第一电路,所述第一电路包括多个串联的第一MOS晶体管、多个第一电阻和多个第一电容;所述多个串联的第一MOS晶体管中,多个第一MOS晶体管通过第一MOS晶体管源极与另一第一MOS晶体管的漏极连接实现串联;所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的漏极连接的源极为第一源极端,所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的源极连接的漏极为第一漏极端;每个第一MOS晶体管中,第一MOS晶体管的衬底与源极连接;所述多个第一电阻中,各第一电阻的两端分别与一个第一MOS晶体管的源极和栅极连接;所述多个第一电容中,各第一电容的两端分别与一个第一MOS晶体管的栅极和漏极连接;第二电路,所述第二电路包括多个串联的第二MOS晶体管、多个第二电阻和多个第二电容;所述多个串联的第二MOS晶体管中,多个第二MOS晶体管通过第二MOS晶体管源极与另一第二MOS晶体管的漏极连接实现串联;所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的漏极连接的源极为第二源极端,所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的源极连接的漏极为第二漏极端,所述第二漏极端与所述第一漏极端连接;每个所述第二MOS晶体管中,第二MOS晶体管的衬底与源极连接;所述多个第二电阻中,各第二电阻的两端分别与一个第二MOS晶体管的栅极和源极连接;所述多个第二电容中,各第二电容的两端分别与一个第二MOS晶体管的漏极和栅极连接。可选的,所述第一MOS晶体管为PMOS晶体管,所述第二MOS晶体管为PMOS晶体管。可选的,所述第一电容包括外接电容,所述第一电阻包括寄生电阻;或者,所述第一电容包括外接电容,所述第一电阻包括寄生电阻;所述第二电容包括外接电容,所述第二电阻包寄生电阻;或者,所述第二电容包括外接电容,所述第二电阻包括寄生电阻。可选的,所述第一电路中第一MOS晶体管的个数为2个~9个;所述第二电路中第二MOS晶体管的个数为2个~9个。本专利技术技术方案还提供一种静电放电保护结构,包括:衬底,所述衬底包括第一区域和第二区域;位于所述衬底第一区域的多个串联的第一MOS晶体管,所述第一MOS晶体管包括:位于所述第一区域衬底上的第一栅极,位于所述第一栅极两侧衬底中的第一源区和第一漏区;多个第一MOS晶体管通过一个第一MOS晶体管的第一源区和另一MOS晶体管的第一漏区电连接实现串联;所述多个串联的第一MOS晶体管中未与第一漏区电连接的第一源区为第一器件链源区,所述多个串联的第一MOS晶体管中未与第一源区电连接的第一漏区为第一器件链漏区;各第一MOS晶体管中,第一栅极下方衬底与第一源区电连接;位于所述衬底第一区域的第一外接电阻和第一外接电容中的一者或两者组合,所述第一外接电阻位于所述第一区域衬底中,所述第一外接电阻包括位于所述第一区域衬底中的第一外接电阻输入部和第一外接电阻输出部,各第一外接电阻输入部与一个第一MOS晶体管的第一源区电连接,且所述第一外接电阻输出部与该第一MOS晶体管的第一栅极电连接,所述第一外接电容包括位于第一区域衬底上的第一输入极板,位于第一输入极板上的第一介质层,位于所述第一介质层上的第一输出极板;各第一外接电容的第一输入极板与一个第一MOS晶体管的第一栅极电连接,且第一输出极板与该第一MOS晶体管的第一漏区电连接;位于所述衬底第二区域的多个串联的第二MOS晶体管,所述第二MOS晶体管包括:位于所述第二区域衬底上的第二栅极,位于所述第二栅极两侧衬底中的第二源区和第二漏区;多个第二MOS晶体管通过一个第二MOS晶体管的第二源区和另一第二MOS晶体管的第二漏区电连接实现串联;所述多个串联的第二MOS晶体管中未与第二漏区电连接的第二源区为第二器件链源区,所述多个串联的第二MOS晶体管中未与第二源区电连接的第二漏区为第二器件链漏区,所述第二器件链漏区与所述第一器件链漏区电连接;各第二MOS晶体管中,第二栅极下方衬底与第二源区电连接;位于所述衬底第二区域的第二外接电阻和第二外接电容中的一者或两者组合,所述第二外接电阻包括位于所述第二区域衬底中的第二外接电阻输入部和第二外接电阻输出部,各第二外接电阻输入部与一个第二MOS晶体管的第二源区电连接,且第二外接电阻输出部与该第二MOS晶体管的第二栅极电连接,所述第二外接电容包括位于第二区域衬底上的第二输入极板,位于第二输入极板上的第二介质层,位于所述第二介质层上的第二输出极板;各第二外接电容的第二输入极板与一个第二MOS晶体管的第二栅极电连接,且第二输出极板与该第二MOS晶体管的第二漏区电连接。可选的,所述第一MOS晶体管为PMOS晶体管,所述第二MOS晶体管为PMOS晶体管。可选的,所述第一MOS晶体管包括:位于所述第一区域衬底和第一栅极之间的第一栅介质层;位于所述第二区域衬底和第二栅极之间的第二栅介质层。可选的,所述第一区域具有第一外接电容和第一外接电阻;所述第二区域具有第二外接电容和第二外接电阻。可选的,多个第一MOS晶体管沿第一MOS晶体管沟道长度方向排列,所述第一MOS晶体管还包括:位于所述第一区域衬底中的第一阱区,所述第一栅极位于所述第一阱区上,所述第一源区和第一漏区分别位于所述第一栅极两侧的第一阱区中,相邻第一阱区之间具有第一隔离区,所述第一隔离区与所述第一阱区的导电类型相反,多个第一MOS晶体管的第一隔离区电连接。可选的,所述第一阱区的导电类型为N型,所述第一隔离区的导电类型为P型,多个第一隔离区接地。可选的,多个第二MOS晶体管沿第二MOS晶体管的沟道长度方向排列;所述第二MOS晶体管还包括:位于所述第二区域衬底中的第二阱区,所述第二栅极位于所述第二阱区上,所述第二源区和第二漏区分别位于所述第二栅极两侧的第二阱区中,相邻第二阱区之间具有第二隔离区,所述第二隔离区与所述第二阱区的导电类型相反。可选的,所述第二阱区的导电类型为N型,所述第二隔离区的导电类型为P型,多个第二隔离区接地。可选的,还包括:位于所述第一区域和第二区域衬底上的介质层,所述介质层覆盖所述第一栅极和第二栅极本文档来自技高网...

【技术保护点】
1.一种静电放电保护电路,其特征在于,包括:第一电路,所述第一电路包括多个串联的第一MOS晶体管、多个第一电阻和多个第一电容;所述多个串联的第一MOS晶体管中,多个第一MOS晶体管通过第一MOS晶体管源极与另一第一MOS晶体管的漏极连接实现串联;所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的漏极连接的源极为第一源极端,所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的源极连接的漏极为第一漏极端;每个第一MOS晶体管中,第一MOS晶体管的衬底与源极连接;所述多个第一电阻中,各第一电阻的两端分别与一个第一MOS晶体管的源极和栅极连接;所述多个第一电容中,各第一电容的两端分别与一个第一MOS晶体管的栅极和漏极连接;第二电路,所述第二电路包括多个串联的第二MOS晶体管、多个第二电阻和多个第二电容;所述多个串联的第二MOS晶体管中,多个第二MOS晶体管通过第二MOS晶体管源极与另一第二MOS晶体管的漏极连接实现串联;所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的漏极连接的源极为第二源极端,所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的源极连接的漏极为第二漏极端,所述第二漏极端与所述第一漏极端连接;每个所述第二MOS晶体管中,第二MOS晶体管的衬底与源极连接;所述多个第二电阻中,各第二电阻的两端分别与一个第二MOS晶体管的栅极和源极连接;所述多个第二电容中,各第二电容的两端分别与一个第二MOS晶体管的漏极和栅极连接。...

【技术特征摘要】
1.一种静电放电保护电路,其特征在于,包括:第一电路,所述第一电路包括多个串联的第一MOS晶体管、多个第一电阻和多个第一电容;所述多个串联的第一MOS晶体管中,多个第一MOS晶体管通过第一MOS晶体管源极与另一第一MOS晶体管的漏极连接实现串联;所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的漏极连接的源极为第一源极端,所述多个串联的第一MOS晶体管中未与其他第一MOS晶体管的源极连接的漏极为第一漏极端;每个第一MOS晶体管中,第一MOS晶体管的衬底与源极连接;所述多个第一电阻中,各第一电阻的两端分别与一个第一MOS晶体管的源极和栅极连接;所述多个第一电容中,各第一电容的两端分别与一个第一MOS晶体管的栅极和漏极连接;第二电路,所述第二电路包括多个串联的第二MOS晶体管、多个第二电阻和多个第二电容;所述多个串联的第二MOS晶体管中,多个第二MOS晶体管通过第二MOS晶体管源极与另一第二MOS晶体管的漏极连接实现串联;所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的漏极连接的源极为第二源极端,所述多个串联的第二MOS晶体管中未与其他第二MOS晶体管的源极连接的漏极为第二漏极端,所述第二漏极端与所述第一漏极端连接;每个所述第二MOS晶体管中,第二MOS晶体管的衬底与源极连接;所述多个第二电阻中,各第二电阻的两端分别与一个第二MOS晶体管的栅极和源极连接;所述多个第二电容中,各第二电容的两端分别与一个第二MOS晶体管的漏极和栅极连接。2.如权利要求1所述的静电放电保护电路,其特征在于,所述第一MOS晶体管为PMOS晶体管,所述第二MOS晶体管为PMOS晶体管。3.如权利要求1所述的静电放电保护电路,其特征在于,所述第一电容包括外接电容,所述第一电阻包括寄生电阻;或者,所述第一电容包括外接电容,所述第一电阻包括寄生电阻;所述第二电容包括外接电容,所述第二电阻包寄生电阻;或者,所述第二电容包括外接电容,所述第二电阻包括寄生电阻。4.如权利要求1所述的静电放电保护电路,其特征在于,所述第一电路中第一MOS晶体管的个数为2个~9个;所述第二电路中第二MOS晶体管的个数为2个~9个。5.一种静电放电保护结构,其特征在于,包括:衬底,所述衬底包括第一区域和第二区域;位于所述衬底第一区域的多个串联的第一MOS晶体管,所述第一MOS晶体管包括:位于所述第一区域衬底上的第一栅极,位于所述第一栅极两侧衬底中的第一源区和第一漏区;多个第一MOS晶体管通过一个第一MOS晶体管的第一源区和另一MOS晶体管的第一漏区电连接实现串联;所述多个串联的第一MOS晶体管中未与第一漏区电连接的第一源区为第一器件链源区,所述多个串联的第一MOS晶体管中未与第一源区电连接的第一漏区为第一器件链漏区;各第一MOS晶体管中,第一栅极下方衬底与第一源区电连接;位于所述衬底第一区域的第一外接电阻和第一外接电容中的一者或两者组合,所述第一外接电阻位于所述第一区域衬底中,所述第一外接电阻包括位于所述第一区域衬底中的第一外接电阻输入部和第一外接电阻输出部,各第一外接电阻输入部与一个第一MOS晶体管的第一源区电连接,且所述第一外接电阻输出部与该第一MOS晶体管的第一栅极电连接,所述第一外接电容包括位于第一区域衬底上的第一输入极板,位于第一输入极板上的第一介质层,位于所述第一介质层上的第一输出极板;各第一外接电容的第一输入极板与一个第一MOS晶体管的第一栅极电连接,且第一输出极板与该第一MOS晶体管的第一漏区电连接;位于所述衬底第二区域的多个串联的第二MOS晶体管,所述第二MOS晶体管包括:位于所述第二区域衬底上的第二栅极,位于所述第二栅极两侧衬底中的第二源区和第二漏区;多个第二MOS晶体管通过一个第二MOS晶体管的第二源区和另一第二MOS晶体管的第二漏区电连接实现串联;所述多个串联的第二MOS晶体管中未与第二漏区电连接的第二源区为第二器件链源区,所述多个串联的第二MOS晶体管中未与第二源区电连接的第二漏区为第二器件链漏区,所述第二器件链漏区与所述第一器件链漏区电连接;各第二MOS晶体管中,第二栅极下方衬底与第二源区电连接;位于所述衬底第二区域的第二外接电阻和第二外接电容中的一者或两者组合,所述第二外接电阻包括位于所述第二区域衬底中的第二外接电阻输入部和第二外接电阻输出部,各第二外接电阻输入部与一个第二MOS晶体管的第二源区电连接,且第二外接电阻输出部与该第二MOS晶体管的第二栅极电连接,所述第二外接电容包括位于第二区域衬底上的第二输入极板,位于第二输入极板上的第二介质层,位于所述第二介质...

【专利技术属性】
技术研发人员:谷欣明陈捷王妉
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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