可挠性芯片封装制造技术

本发明专利技术公开一种可挠性芯片封装，其包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，配置于所述第一重布线层与所述第二重布线层之间，其中所述半导体芯片电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及第一接合层，配置于所述第一重布线层与所述第二重布线层之间并且包覆所述半导体芯片，其中所述第一接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。

【技术实现步骤摘要】
可挠性芯片封装
本专利技术涉及一种芯片封装，且特别是涉及一种可挠性芯片封装。
技术介绍
随着科技的进步，电子产品无不朝向轻量化与微型化的趋势发展。以智能型穿戴式电子装置方面的应用为例，若所使用的多芯片封装或系统级封装具备可挠曲特性及/或耐冲击特性将可确保封装结构的可靠度，进而提升智能型穿戴式电子装置的使用寿命。据此，如何制造出可兼顾可靠度、可挠曲特性及耐冲击特性的封装结构，实为目前业界研发的重点。
技术实现思路
本专利技术的目的在于提供一种使用可挠性基板以对半导体芯片进行封装的可挠性芯片封装。依据本专利技术的一实施例，可挠性芯片封装包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，配置于所述第一重布线层与所述第二重布线层之间，其中所述半导体芯片电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及第一接合层，配置于所述第一重布线层与所述第二重布线层之间并且包覆所述半导体芯片，其中所述第一接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。依据本专利技术的另一实施例，可挠性芯片封装包括：第一可挠性基板；重布线层，配置于所述第一可挠性基板上；第二可挠性基板；应力调整层，配置于所述第二可挠性基板上；半导体芯片，配置于所述重布线层与所述应力调整层之间并且电连接至所述重布线层；以及接合层，配置于所述重布线层与所述应力调整层之间并且包覆所述半导体芯片，其中所述接合层、所述重布线层及所述应力调整层位于所述第一可挠性基板与所述第二可挠性基板之间。依据本专利技术的其他实施例，可挠性芯片封装包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，嵌于所述第一可挠性基板及所述第二可挠性基板至少其中一者内，其中所述半导体芯片电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及各向异性接合层，配置于所述第一重布线层与所述第二重布线层之间，其中所述各向异性接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。依据本专利技术的其他实施例，可挠性芯片封装包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，配置于所述第一可挠性基板及所述第二可挠性基板至少其中一者上，其中所述半导体芯片通过贯穿所述第一可挠性基板及所述第二可挠性基板至少其中一者的导电材料而电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及各向异性接合层，配置于所述第一重布线层与所述第二重布线层之间，其中所述各向异性接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。为让本专利技术能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1为本专利技术的第一实施例的一种可挠性芯片封装的示意图；图2至图10为本专利技术的第一实施例的其他型态的可挠性芯片封装的示意图；图11为本专利技术的第二实施例的一种可挠性芯片封装的示意图；图12为本专利技术的第三实施例的一种可挠性芯片封装的示意图；图13为本专利技术的第四实施例的一种可挠性芯片封装的示意图；图14为本专利技术的第五实施例的一种可挠性芯片封装的示意图；图15为本专利技术的第六实施例的一种可挠性芯片封装的示意图。符号说明100A～100O：可挠性芯片封装110：第一可挠性基板112：导电材料120：第一重布线层130：第二可挠性基板132：导电材料140：第二重布线层140A：应力调整层150：半导体芯片160：第一接合层160A：各向异性接合层170：第一覆盖层180：第二覆盖层190：第二接合层CM：导电材料D：元件D11、D12：第一元件D2：第二元件D31、D32：第三元件P：突起部分SB：侧向阻障元件SP：支撑柱体TH1、TH2：贯孔具体实施方式本说明书以下的公开内容提供不同的实施例或范例，以实施本专利技术各种不同实施例的不同特征。而本说明书以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化说明。当然，这些特定的范例并非用以限定本专利技术。另外，本专利技术的说明中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构的关系。再者，若是本说明书以下的公开内容叙述了将第一特征形成于第二特征之上或上方，即表示其包含了所形成的上述第一特征与上述第二特征是直接接触的实施例，也包含了尚可将附加的特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与上述第二特征可能未直接接触的实施例。所绘附图中的元件尺寸为说明方便而绘制，并非代表其实际的元件尺寸比例。图1是依照本专利技术的第一实施例的一种可挠性芯片封装的示意图。请参照图1，本实施例的可挠性芯片封装100A包括第一可挠性基板110、第一重布线层120、第二可挠性基板130、第二重布线层140、半导体芯片150以及第一接合层160。第一重布线层120配置于第一可挠性基板110上，第二重布线层140配置于第二可挠性基板130上，半导体芯片150配置于第一重布线层120与第二重布线层140之间，且半导体芯片150电连接至第一重布线层120及第二重布线层140至少其中一者。第一接合层160配置于第一重布线层120与第二重布线层140之间并且包覆半导体芯片150。第一接合层160、第一重布线层120及第二重布线层140位于第一可挠性基板110与第二可挠性基板130之间。第一可挠性基板110可为高分子基板、薄玻璃基板、薄金属基板等具有一定可挠曲特性的基板，其杨氏模量例如介于0.001GPa至20GPa之间。举例而言，第一可挠性基板110的材质可包括聚酰亚胺(polyimide，PI)、聚苯并恶唑纤维(polybenzoxazole，PBO)、双-苯环丁烷(bis-benzocyclobuten，BCB)等。类似地，第二可挠性基板130可为高分子基板、薄玻璃基板、薄金属基板等具有一定可挠曲特性的基板，其杨氏模量例如介于0.001GPa至20GPa之间。举例而言，第二可挠性基板130的材质可包括聚酰亚胺(polyimide，PI)、聚苯并恶唑纤维(polybenzoxazole，PBO)、双-苯环丁烷(bis-benzocyclobuten，BCB)等。在一些实施例中，第一可挠性基板110及/或第二可挠性基板130可包括阻障层(未绘示)以阻挡水气、氧气等渗入封装体中，亦或第一可挠性基板110及/或第二可挠性基板130本身即为具有阻水、氧功能的基板。如图1所示，第一重布线层120配置于第一可挠性基板110的内表面(即上表面)上，第二重布线层140配置于第二可挠性基板130的内表面(即下表面)上，而第一可挠性基板110的内表面(即上表面)面对第二可挠性基板130的内表面(即下表面)。在一些实施例中，第一重布线层120可通过光刻/蚀刻制作工艺或其他适合的增层制作工艺(build-upprocess)而制作于第一可挠性基板110的内表面上，同样地，第二重布线层140可通过光刻/蚀刻制作工艺或其他适本文档来自技高网...

【技术保护点】
1.一种可挠性芯片封装，其特征在于，包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，配置于所述第一重布线层与所述第二重布线层之间，其中所述半导体芯片电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及第一接合层，配置于所述第一重布线层与所述第二重布线层之间并且包覆所述半导体芯片，其中所述第一接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。

【技术特征摘要】
2017.09.30 US 62/566,3341.一种可挠性芯片封装，其特征在于，包括：第一可挠性基板；第一重布线层，配置于所述第一可挠性基板上；第二可挠性基板；第二重布线层，配置于所述第二可挠性基板上；半导体芯片，配置于所述第一重布线层与所述第二重布线层之间，其中所述半导体芯片电连接至所述第一重布线层及所述第二重布线层至少其中一者；以及第一接合层，配置于所述第一重布线层与所述第二重布线层之间并且包覆所述半导体芯片，其中所述第一接合层、所述第一重布线层及所述第二重布线层位于所述第一可挠性基板与所述第二可挠性基板之间。2.如权利要求1所述的可挠性芯片封装，还包括多个导电材料，其中所述多个导电材料贯穿所述第一接合层以电连接至所述第一重布线层与所述第二重布线层。3.如权利要求1所述的可挠性芯片封装，还包括多个支撑柱体，其中所述多个支撑柱体贯穿所述第一接合层以与所述第一重布线层及所述第二重布线层接触。4.如权利要求1所述的可挠性芯片封装，还包括侧向阻障元件，其中所述侧向阻障元件嵌于所述第一接合层中以环绕所述半导体芯片。5.如权利要求1所述的可挠性芯片封装，还包括至少一第一元件，配置于所述第一重布线层与所述第二重布线层之间，其中所述至少一第一元件电连接至所述第一重布线层及所述第二重布线层至少其中一者。6.如权利要求5所述的可挠性芯片封装，其中所述至少一第一元件包括传感器、无源元件、静电放电防护元件、电池、天线、连接器或前述元件的组合。7.如权利要求1所述的可挠性芯片封装，还包括：第一覆盖层，配置于所述第一可挠性基板上，其中所述第一覆盖层及所述第一重布线层分别位于所述第一可挠性基板的两对侧；以及第二覆盖层，配置于所述第二可挠性基板上，其中所述第二覆盖层及所述第二重布线层分别位于所述第二可挠性基板的两对侧。8.如权利要求7所述的可挠性芯片封装，还包括：至少一第二元件，配置于所述第二覆盖层与所述第二可挠性基板之间，且所述至少一第二元件电连接至所述第二重布线层；以及第二接合层，配置于所述第二覆盖层与所述第二可挠性基板之间并且包覆所述至少一第二元件。9.如权利要求8所述的可挠性芯片封装，其中所述至少一第二元件包括传感器、无源元件、静电放电防护元件、电池、天线、连接器或前述元件的组合。10.如权利要求1所述的可挠性芯片封装，还包括至少一第三元件，其中所述至少一第三元件嵌于所述第一重布线层及所述第二重布线层至少其中一者内，且所述至少一第三元件包括传感器、无源元件、静电放电防护元件、电池、天线、连接器或前述元件的组合。11.一种可挠性芯片封装，其特征在于，包括：第一可挠性基板；重布线层，配置于所述第一可挠性基板上；第二可挠性基板；应力调整层，配置于所述第二可挠性基板上；半导体芯片，配置于所述重布线层与所述应力调整层之间并且电连接至所述重布线层；以及接合层，配置于所述重布线层与所述应力调整层之间并且包覆所述半导体芯片，其中所述接合层、所述重布线层及所述应力调整层位于所述第一可挠性基板与所述第二可挠性基板之间。12.如权利要求11所述的可挠性芯片封装，还包括多个支撑柱体，其中所述多个支撑柱体贯穿所述接合层以与所述重布线层及所述应力调整层接触。13.如权利要求11所述的可挠性芯片封装，还包括侧向阻障元件，其中所述侧向阻障元件嵌于所述接合层中以环绕所述半导体芯片。14.如权利要求11所述的可挠性芯片封装，还包括至少一元件，配置于...

【专利技术属性】
技术研发人员：游政煌，王泰瑞，冯捷威，邱世冠，杨明桓，
申请(专利权)人：财团法人工业技术研究院，创智智权管理顾问股份有限公司，
类型：发明
国别省市：中国台湾,71