一种基于FPGA的多路并行数据自适应排序的实现方法技术

本发明专利技术公开了一种基于FPGA的多路并行数据自适应排序的实现方法。该方法有如下步骤：1、选择何种排序逻辑即升序或降序；2、按照多路并行数据的通道数量构造基本单元；3、按照多路并行数据的通道数量计算基本单元的数量；4、将各个基本单元串联起来构成完整的排序功能。该方法在FPGA内部实现了多路并行数据自适应排序的功能，在大带宽光通信接收端的数据恢复、大数据处理等领域有广泛的应用价值。

【技术实现步骤摘要】
一种基于FPGA的多路并行数据自适应排序的实现方法
本专利技术涉及光通信、大数据处理等领域，尤其涉及一种基于FPGA的多路并行数据自适应排序的实现方法。
技术介绍
随着通信技术及大数据技术的发展，对大数据量高速传输的需求越来越高，传统单通道有限的传输带宽不能满足现实需求，多通道并行传输成为广泛应用的解决方案。在光通信领域，同一时刻多通道传输的数据是耦合的，需要在接收端将各个通道数据按顺序排列才能正确恢复信号，不同厂商设备之间通道排布不尽相同，跨厂商的设备之间难以通信。在大数据领域，对数据进行排布、筛选的需求日益增加，传统CPU顺序执行的工作机制对时间消耗较大，针对大数据算法加速，多路并行排布数据是一个重要的解决方案。
技术实现思路
鉴于现在技术存在的问题，本专利技术提供一种基于FPGA的多路并行数据自适应排序的实现方法。本专利技术的目的就是要解决现有技术中存在的问题，采用FPGA来完成多路并行数据自适应排序的技术，通过FPGA完成对多路并行数据自适应排序功能。本方法在FPGA内部实现了排序基本单元，通过将多个基本单元串联连接构成流水线结构，在流水线输出端可以得到并行数据的排序结果，实现并行数据从无序排列到顺序排列。本专利技术采取的技术方案是：一种基于FPGA的多路并行数据自适应排序的实现方法，本方法利用FPGA芯片作为排序的平台，其特征在于，步骤如下：一、选择排序逻辑，将并行数据自上而下数值逐渐增大的排序称为升序排列，并行数据自上而下数值逐渐减小的排序称为降序排列，升序排列的逻辑为：数据A1、A2，判断条件A1≤A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B1；降序排列的逻辑为：数据A1、A2，判断条件A1≥A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B；按需求选择排序逻辑；二、按照多路并行数据的通道数量构造基本单元，适用的多路并行数据通道数量为2N，其中N≥2，由步骤一获得排序逻辑；输入数据A(1)、A(2)、...、A(2N-1)、A(2N)，先将A(1)与A(2)、A(3)与A(4)、...、A(2N-1)与A(2N)两两输入排序逻辑，输出传递给B(1)与B(2)、B(3)与B(4)、...、B(2N-1)与B(2N)，后将B(2)与B(3)、B(4)与B(5)、...、B(2N-2)与B(2N-1)、B(1)与B(2N)两两输入排序逻辑，输出传递给C(2)与C(3)、C(4)与C(5)、...、C(2N-2)与C(2N-1)、C(1)与C(2N)；A、B、C及中间的排序逻辑共同组成一个基本单元；数据从A传递给B需消耗一个时钟周期，从B传递给C需要消耗一个时钟周期；三、按照多路并行数据的通道数量计算基本单元的数量，基本单元的数量为通道个数的一半，即通道个数为2N(N≥2)，基本单元的个数为N；四、将各个基本单元串联起来构成完整的排序功能，由步骤二、三获得N个基本单元，将基本单元1、基本单元2、...、基本单元N串联连接，即可获得完整的排序功能。本专利技术产生的有益效果是：在光通信领域，针对多通道并行传输协议（包括OTL3.4、OTL4.4、OTL4.10），能够做到自适应通道排序，同一厂商的发送端设备与接收端设备的通道排序规则是确定且唯一的，如果发送端设备与接收端设备属于不同厂商，那么接收端无法进行正确的通道排序，本专利技术的排序具有自适应性，能够在接收端自行排序任何厂商的光通信通道，有很强的适应性。由普通设备实现未知序列的排序，一般采用嵌入式芯片进行排序操作，然后由嵌入式芯片将排序结果发送到FPGA芯片以实现通道排序，本方法所采用的结构完全基于FPGA芯片，不需要外部嵌入式芯片的协助处理，削减了嵌入式芯片的使用数量，减少了嵌入式芯片的采购成本，大大简化了PCB电路板的布局复杂程度，降低了PCB电路板的制作成本。在大数据领域，能够多路并行排布数据，可以有效的对大数据算法进行加速。本方法在FPGA内部实现了排序基本单元，通过将多个基本单元串联连接构成流水线结构，在流水线输出端可以得到并行数据的排序结果，实现并行数据从无序排列到顺序排列。附图说明图1为本专利技术的排序逻辑示意图；图2为本专利技术的基本单元结构示意图；图3为本专利技术的基本单元内部延时示意图；图4为本专利技术的升序逻辑最差情况示意图；图5为本专利技术的排序流水线结构示意图；图6为本专利技术的升序逻辑4通道排序示意图。具体实施方式以下结合附图对本专利技术做进一步说明。基于FPGA接收多路并行数据，指的是FPGA接收多通道数据，每个通道在1个时钟周期传输1个数据，针对2N(N≥2)个通道来说，FPGA在1个时钟周期接收2N个数据，此即为多路并行数据的含义。1.选择排序逻辑。本专利技术将并行数据自上而下数值逐渐增大的排序称为升序排列，并行数据自上而下数值逐渐减小的排序称为降序排列；如图1所示，升序排列的逻辑为：数据A1、A2，判断条件A1≤A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B1；降序排列的逻辑为：数据A1、A2，判断条件A1≥A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B1；实际使用应按需求选择排序逻辑。2.按照多路并行数据的通道数量构造基本单元。如图2所示，由步骤一获得排序逻辑compare，输入数据A(1)、A(2)、...、A(2N-1)、A(2N)；先将A(1)与A(2)、A(3)与A(4)、...、A(2N-1)与A(2N)两两输入排序逻辑compare，输出传递给B(1)与B(2)、B(3)与B(4)、...、B(2N-1)与B(2N)，后将B(2)与B(3)、B(4)与B(5)、...、B(2N-2)与B(2N-1)、B(1)与B(2N)两两输入排序逻辑compare，输出传递给C(2)与C(3)、C(4)与C(5)、...、C(2N-2)与C(2N-1)、C(1)与C(2N)；A、B、C及中间的排序逻辑共同组成一个基本单元；数据从A传递给B需消耗一个时钟周期，从B传递给C需要消耗一个时钟周期，延时情况可参考图3。3.按照多路并行数据的通道数量计算基本单元的数量。本专利技术通过构造流水线进行排序，为了确保输出端的数据是严格排序的，需要计算输入序列最恶劣的情况下所需的流水线级数，下面结合图4加以说明，在通道数为2N的升序排列情况下，假设输入数值均为非负数，0值数据位于最下端，已知升序排序结果0应该在最上端，所以在流水线中0值数据需要跨过2N-1个位置才能到达最上端，按照图2所示，1个基本单元unit可以使数据跨越2个位置，那么需要(2N-1)/2个单元，向上取整，则需要N个基本单元unit。4.将各个基本单元串联起来构成完整的排序功能。获得基本单元unit及基本单元个数N，将基本单元1、基本单元2、...、基本单元N串联连接，形成流水线结构，即可获得完整的排序功能，如图5所示。下面结合图6说明光通信领域的通道排序，在光通信多通道的接收中，通道数据中包含通道序号，例如OTL3.4、OTL4.4、OTL4.10，需要把通本文档来自技高网...

【技术保护点】
1.一种基于FPGA的多路并行数据自适应排序的实现方法，本方法利用FPGA芯片作为排序的平台，其特征在于，步骤如下：一、选择排序逻辑，将并行数据自上而下数值逐渐增大的排序称为升序排列，并行数据自上而下数值逐渐减小的排序称为降序排列，升序排列的逻辑为：数据A1、A2，判断条件A1≤A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B1；降序排列的逻辑为：数据A1、A2，判断条件A1≥A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B；按需求选择排序逻辑；二、按照多路并行数据的通道数量构造基本单元，适用的多路并行数据通道数量为2N，其中N≥2，由步骤一获得排序逻辑；输入数据A(1)、A(2)、...、A(2N‑1)、A(2N)，先将A(1)与A(2)、A(3)与A(4)、...、A(2N‑1)与A(2N)两两输入排序逻辑，输出传递给B(1)与B(2)、B(3)与B(4)、...、B(2N‑1)与B(2N)，后将B(2)与B(3)、B(4)与B(5)、...、B(2N‑2)与B(2N‑1)、B(1)与B(2N)两两输入排序逻辑，输出传递给C(2)与C(3)、C(4)与C(5)、...、C(2N‑2)与C(2N‑1)、C(1)与C(2N)；A、B、C及中间的排序逻辑共同组成一个基本单元；数据从A传递给B需消耗一个时钟周期，从B传递给C需要消耗一个时钟周期；三、按照多路并行数据的通道数量计算基本单元的数量，基本单元的数量为通道个数的一半，即通道个数为2N(N≥2)，基本单元的个数为N；四、将各个基本单元串联起来构成完整的排序功能，由步骤二、三获得N个基本单元，将基本单元1、基本单元2、...、基本单元N串联连接，即可获得完整的排序功能。...

【技术特征摘要】
1.一种基于FPGA的多路并行数据自适应排序的实现方法，本方法利用FPGA芯片作为排序的平台，其特征在于，步骤如下：一、选择排序逻辑，将并行数据自上而下数值逐渐增大的排序称为升序排列，并行数据自上而下数值逐渐减小的排序称为降序排列，升序排列的逻辑为：数据A1、A2，判断条件A1≤A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B1；降序排列的逻辑为：数据A1、A2，判断条件A1≥A2，若条件为真，A1的值传递给B1同时A2的值传递给B2，若条件为假，A1的值传递给B2同时A2的值传递给B；按需求选择排序逻辑；二、按照多路并行数据的通道数量构造基本单元，适用的多路并行数据通道数量为2N，其中N≥2，由步骤一获得排序逻辑；输入数据A(1)、A(2)、...、A(2N-1)、A(2N)，先将A(1)与A(2)、A(3)与...

【专利技术属性】
技术研发人员：安涛，王东锋，宛文顺，
申请(专利权)人：天津光电通信技术有限公司，
类型：发明
国别省市：天津,12