沟槽式功率半导体元件及其制造方法技术

本发明专利技术公开一种沟槽式功率半导体元件及其制造方法。沟槽式功率半导体元件的沟槽栅极结构包括一遮蔽电极、一位于遮蔽电极上方的栅极以及一位于遮蔽电极与栅极之间的极间介电层。在形成极间介电层之前，形成沟槽栅极结构的步骤至少包括：形成一叠层结构覆盖元件沟槽的内壁面，其中，叠层结构至少包括一半导体材料层以及一覆盖半导体材料层的初始内介电层；形成一重掺杂半导体材料于元件沟槽的下半部；以及去除一部分位于元件沟槽的上半部的初始内介电层，以裸露出半导体材料层的一上半部以及重掺杂半导体材料的顶部。如此，可以避免在后续制作过程中所形成的栅极的底部具有尖角。

Groove Power Semiconductor Component and Its Manufacturing Method

The invention discloses a trench type power semiconductor element and a manufacturing method thereof. The grooved gate structure of the grooved power semiconductor element includes a shielding electrode, a gate above the shielding electrode and an interelectrode dielectric layer between the shielding electrode and the gate. Before forming the interelectrode dielectric layer, the steps of forming the groove gate structure include at least forming a laminated structure covering the inner wall of the groove of the element, in which the laminated structure includes at least a semiconductor material layer and an initial internal dielectric layer covering the semiconductor material layer, forming a heavily doped semiconductor material in the lower half of the groove of the element, and removing a portion of the groove located in the element. The initial inner dielectric layer of the upper half exposes the first half of the semiconductor material layer and the top of the heavily doped semiconductor material. In this way, it is avoided that the bottom of the gate formed in the subsequent fabrication process has sharp corners.

【技术实现步骤摘要】
沟槽式功率半导体元件及其制造方法
本专利技术是涉及一种功率半导体元件及其制造方法，且特别是涉及一种具有遮蔽电极的沟槽式功率半导体元件及其制造方法。
技术介绍
现有的沟槽式功率金氧半场效晶体管(PowerMetalOxideSemiconductorFieldTransistor,PowerMOSFET)的工作损失可分成切换损失(switchingloss)及导通损失(conductingloss)两大类，其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。若是栅极/漏极电容值太高会造成切换损失增加，进而限制功率金氧半场效晶体管的切换速度，不利于应用高频电路中。据此，现有的沟槽式功率金氧半场效晶体管中会具有一位于栅极沟槽下半部的遮蔽电极(shieldingelectrode)，以降低栅极/漏极电容值，以在不牺牲导通电阻(on-resistance)的情况下增加崩溃电压。并且可以在维持相同崩溃电压的状态下，采用浓度较高的磊晶层，这样就可以得到更低的导通电阻。然而，请参照图1，其显示现有的沟槽式功率金氧半场效晶体管的局部剖面示意图。如图1所示，在沟槽式功率金氧半场效晶体管T中，由于在通过热氧化处理形成栅极10与遮蔽电极11之间的极间介电层12时，极间介电层12的顶面会具有两个凹陷区，这两个凹陷区分别靠近沟槽h1的两侧壁面s1、s2。因此，在形成栅极10后，栅极10的底部会具有分别填入两个凹陷区的两个尖角101、102。栅极10底部的两个尖角101、102会导致电场增加而降低沟槽式功率金氧半场效晶体管的耐压，从而降低元件的可靠度。
技术实现思路
本专利技术所要解决的技术问题在于，提供一种沟槽式功率半导体元件及其制造方法，其在形成极间介电层之前先形成一层半导体材料层，以避免极间介电层的顶面产生凹陷。为了解决上述的技术问题，本专利技术所采用的其中一技术方案是，提供一种沟槽式功率半导体元件，其包括基材、磊晶层以及沟槽栅极结构。磊晶层设置于基材上并具有至少一形成于磊晶层中的元件沟槽。沟槽栅极结构位于至少一元件沟槽内，且包括外侧绝缘层、遮蔽电极、栅极以及遮蔽叠层。外侧绝缘层覆盖元件沟槽的内壁面。遮蔽电极设置于至少一元件沟槽的下半部。栅极设置于遮蔽电极上，并与遮蔽电极彼此电性绝缘。遮蔽叠层覆盖外侧绝缘层的一下内壁面，遮蔽叠层至少包括一与遮蔽电极彼此分离的半导体层，且半导体层位于下内壁面与遮蔽电极之间。更进一步地，半导体层为一本质半导体层或是一经掺杂半导体层。更进一步地，遮蔽叠层还包括一夹层，且夹层位于外侧绝缘层与半导体层之间。更进一步地，半导体层的两相反端面分别与夹层的两相反端面之间形成两个段差结构。更进一步地，沟槽栅极结构还包括一极间介电层，极间介电层位于遮蔽电极与栅极之间，极间介电层并隔离半导体层与栅极，且极间介电层的两相反侧表面分别连接两个段差结构。更进一步地，沟槽栅极结构还进一步包括一内侧绝缘层，覆盖外侧绝缘层的一上内壁面，内侧绝缘层连接夹层，且栅极通过内侧绝缘层和外侧绝缘层以与磊晶层隔离。更进一步地，内侧绝缘层的材料与夹层不同，且内侧绝缘层的一部分覆盖极间介电层。更进一步地，沟槽栅极结构还进一步包括一覆盖外侧绝缘层的一上内壁面的上部介电层，上部介电层的材料和夹层相同，且上部介电层连接夹层以形成一中间介电层。更进一步地，遮蔽叠层还包括一内介电层，且内介电层位于遮蔽电极与半导体层之间。为了解决上述的技术问题，本专利技术所采用的另外一技术方案是，提供一种沟槽式功率半导体元件的制造方法，其包括形成一磊晶层于一基材上；形成一元件沟槽于磊晶层内；形成一沟槽栅极结构于元件沟槽内，沟槽栅极结构具有一遮蔽电极、一位于遮蔽电极上方的栅极以及一位于遮蔽电极与栅极之间的极间介电层。在形成极间介电层之前，形成沟槽栅极结构的步骤至少包括：形成一叠层结构覆盖元件沟槽的内壁面，其中，叠层结构至少包括一半导体材料层以及一覆盖半导体材料层的初始内介电层；形成一重掺杂半导体材料于元件沟槽的下半部；以及去除一部分位于元件沟槽的上半部的初始内介电层，以裸露出半导体材料层的一上半部以及重掺杂半导体材料的顶部。更进一步地，形成沟槽极结构的步骤还进一步包括：以一热氧化处理氧化重掺杂半导体材料的顶部以及半导体材料层的上半部，以形成一热氧化层，其中，未被氧化的半导体材料层形成一半导体层，未被氧化的重掺杂半导体材料形成遮蔽电极，热氧化层包括一侧壁部以及一位于遮蔽电极上的隔绝部，且隔绝部的厚度大于侧壁部的厚度；去除侧壁部以及部分的隔绝部，以形成极间介电层；以及形成栅极于元件沟槽的上半部。更进一步地，叠层结构还包括一外侧绝缘层以及一中间介电层，中间介电层与半导体材料层位于外侧绝缘层与初始内介电层之间。更进一步地，形成栅极的步骤之后，栅极的两相反侧面连接中间介电层。更进一步地，在形成栅极的步骤之前，形成沟槽栅极结构的步骤还进一步包括：在去除侧壁部以及部分的隔绝部之后，去除一部分的中间介电层，并保留中间介电层位于元件沟槽下半部的一夹层，其中，半导体层的两相反端面分别与夹层的两相反端面之间形成两个段差结构；以及形成一内侧绝缘层于元件沟槽内，以覆盖外侧绝缘层。更进一步地，在形成叠层结构的步骤中，半导体材料层为一本质半导体层或是一经掺杂半导体层。更进一步地，沟槽式功率半导体元件的制造方法还进一步包括：在形成沟槽栅极结构的步骤之后，形成一基体区以及一源极区于磊晶层内。本专利技术的其中一个有益效果在于，本专利技术所提供的沟槽式功率半导体元件及其制作方法，能通过“在形成极间介电层之前，形成一叠层结构覆盖元件沟槽的内壁面”以及”叠层结构至少包括一半导体材料层以及一覆盖半导体材料层的初始内介电层”的技术方案，可在后续步骤中避免极间介电层的顶面产生凹陷区，从而避免栅极底部具有尖角。如此，本专利技术实施例所提供的沟槽式功率半导体元件的制造方法所制造的沟槽式功率半导体元件可具有较高的栅极耐压以及较高的可靠度(reliability)。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与图式，然而所提供的图式仅用于提供参考与说明，并非用来对本专利技术加以限制。附图说明图1为现有的沟槽式功率金氧半场效晶体管的局部剖面示意图。图2为本专利技术其中一实施例的沟槽式功率半导体元件的制造方法的流程图。图3A为本专利技术其中一实施例的沟槽式功率半导体元件在图2的步骤S301中的局部剖面示意图。图3B为本专利技术其中一实施例的沟槽式功率半导体元件在图2的步骤S302中的局部剖面示意图。图3C为本专利技术其中一实施例的沟槽式功率半导体元件在图2的步骤S303中的局部剖面示意图。图3D为本专利技术其中一实施例的沟槽式功率半导体元件在图2的步骤S304中的局部剖面示意图。图3E为本专利技术其中一实施例的沟槽式功率半导体元件在图2的步骤S305中的局部剖面示意图。图3F为本专利技术其中一实施例的沟槽式功率半导体元件在图2的步骤S308中的局部剖面示意图。图3G为本专利技术其中一实施例的沟槽式功率半导体元件的局部剖面示意图。图4A为本专利技术另一实施例的沟槽式功率半导体元件在图2的步骤S306中的局部剖面示意图。图4B为本专利技术另一实施例的沟槽式功率半导体元件在图2的步骤S307中的局部剖面示意图。图4C为本专利技术另一实施例的沟槽式功率半导体元件在图2本文档来自技高网...

【技术保护点】
1.一种沟槽式功率半导体元件，其特征在于，所述沟槽式功率半导体元件包括：一基材；一磊晶层，其设置于所述基材上，并具有至少一元件沟槽形成于所述磊晶层中；一沟槽栅极结构，位于至少一所述元件沟槽内，所述沟槽栅极结构包括：一外侧绝缘层，其覆盖所述元件沟槽的一内壁面；一遮蔽电极，其设置于至少一所述元件沟槽的下半部；一栅极，其设置于所述遮蔽电极上，并与所述遮蔽电极彼此电性绝缘；以及一遮蔽叠层，其覆盖所述外侧绝缘层的一下内壁面，所述遮蔽叠层至少包括一与所述遮蔽电极彼此分离的半导体层，且所述半导体层位于所述下内壁面与所述遮蔽电极之间。

【技术特征摘要】
1.一种沟槽式功率半导体元件，其特征在于，所述沟槽式功率半导体元件包括：一基材；一磊晶层，其设置于所述基材上，并具有至少一元件沟槽形成于所述磊晶层中；一沟槽栅极结构，位于至少一所述元件沟槽内，所述沟槽栅极结构包括：一外侧绝缘层，其覆盖所述元件沟槽的一内壁面；一遮蔽电极，其设置于至少一所述元件沟槽的下半部；一栅极，其设置于所述遮蔽电极上，并与所述遮蔽电极彼此电性绝缘；以及一遮蔽叠层，其覆盖所述外侧绝缘层的一下内壁面，所述遮蔽叠层至少包括一与所述遮蔽电极彼此分离的半导体层，且所述半导体层位于所述下内壁面与所述遮蔽电极之间。2.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述半导体层为一本质半导体层或是一经掺杂半导体层。3.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述遮蔽叠层还包括一夹层，且所述夹层位于所述外侧绝缘层与所述半导体层之间。4.如权利要求3所述的沟槽式功率半导体元件，其特征在于，所述半导体层的两相反端面分别与所述夹层的两相反端面之间形成两个段差结构。5.如权利要求4所述的沟槽式功率半导体元件，其特征在于，所述沟槽栅极结构还包括一极间介电层，所述极间介电层位于所述遮蔽电极与所述栅极之间，所述极间介电层并隔离所述半导体层与所述栅极，且所述极间介电层的两相反侧表面分别连接两个所述段差结构。6.如权利要求3所述的沟槽式功率半导体元件，其特征在于，所述沟槽栅极结构还进一步包括一内侧绝缘层，覆盖所述外侧绝缘层的一上内壁面，所述内侧绝缘层连接所述夹层，且所述栅极通过所述内侧绝缘层和所述外侧绝缘层以与所述磊晶层隔离。7.如权利要求6所述的沟槽式功率半导体元件，其特征在于，所述内侧绝缘层的材料与所述夹层不同，且所述内侧绝缘层的一部分覆盖所述极间介电层。8.如权利要求3所述的沟槽式功率半导体元件，其特征在于，所述沟槽栅极结构还进一步包括一覆盖所述外侧绝缘层的一上内壁面的上部介电层，所述上部介电层的材料和所述夹层相同，且所述上部介电层连接所述夹层以形成一中间介电层。9.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述遮蔽叠层还包括一内介电层，且所述内介电层位于所述遮蔽电极与所述半导体层之间。10.一种沟槽式功率半导体元件的制造方法，其特征在于，所述沟槽式功率半导体元件的制造方法包括：形成一磊晶层于一基材上；形成一元件沟槽于所述磊晶层内；以及形成一沟槽栅极结构于所述元件沟槽内，所述...

【专利技术属性】
技术研发人员：许修文，
申请(专利权)人：帅群微电子股份有限公司，
类型：发明
国别省市：中国台湾,71