半导体器件和用于增强由半导体器件提供的接口的信号完整性的方法技术

提供一半导体器件，包括基底，管芯和多个导电迹线。所述管芯安装在所述基底上。所述多个导电迹线布线在所述基底上并且连接到所述管芯。所述多个导电迹线至少包括多个第一导电迹线和多个第二导电迹线，所述多个第二导电迹线耦接到预定电压，用于提供屏蔽特性，以及所述多个第一导电轨迹和所述多个第二导电轨迹以基本上交错的方式被设置在所述基底上。

Semiconductor devices and methods for enhancing signal integrity of interfaces provided by semiconductor devices

Semiconductor devices are provided, including a substrate, a core and multiple conductive traces. The tube core is mounted on the base. The plurality of conductive trace wiring is arranged on the base and connected to the tube core. The plurality of conductive traces includes at least a plurality of first conductive traces and a plurality of second conductive traces coupled to a predetermined voltage for providing shielding characteristics, and the plurality of first conductive traces and the plurality of second conductive traces are set on the base in a substantially staggered manner.

【技术实现步骤摘要】
半导体器件和用于增强由半导体器件提供的接口的信号完整性的方法
本专利技术涉及半导体器件，特别涉及具有新颖布置的导电迹线的半导体器件，用于增强传输性能和信号完整性。
技术介绍
在电子设备中，印刷电路板(PCB)用于使用从层压(laminated)到非导电芯基底上的金属板蚀刻的导电路径，导电迹线(例如，信号迹线或接地迹线)来机械地支撑和电连接电子部件。近年来，在半导体芯片封装设计中需要增加用于多功能芯片或存储器芯片的输入/输出(I/O)连接的数量。这将对印刷电路板(PCB)制造商造成压力，需要最小化导电迹线的宽度和空间，或增加PCB上的层数。用于传输对应于相同功能的信号的导电迹线需要以相同的方式布置和配置在PCB上。例如，用于传输存储器的地址/数据总线的导电迹线需要被布置和配置成并行的，并且导电迹线之间的间隔也小。然而，PCB上的相邻导电迹线可能导致串扰(crosstalk)或不期望的耦合问题，尤其是在高速应用中。因此，串扰或耦合问题可能不利地影响在导电迹线上传播的信号的质量，从而影响由PCB支持的电子元件的信号接收。因此，期望优化导电迹线的布置以避免半导体器件的串扰或耦合问题。
技术实现思路
提供了一种用于增强由半导体器件提供的接口(interface)的信号完整性(integrity)的半导体器件和方法。半导体器件的示例性实施例包括:基底(substrate)，管芯(die)和多个导电迹线。管芯安装在基底上。导电迹线布线在基底上并连接到管芯。多个导电迹线至少包括多个第一导电迹线和多个第二导电迹线。多个第二导电迹线耦接到预定电压以提供屏蔽特性。其中，所述多个第一导电轨迹和所述多个第二导电轨迹以基本上交错的方式被设置在所述基底上。用于增强由半导体装置提供的接口的信号完整性的方法的示例性实施例包括：在半导体的基底上提供管芯，其中，根据外部设备的类型，管芯能够至少操作在第一模式和第二模式操作；交错的布置多个第一导电迹线和多个第二导电迹线，其中，所述多个第一导电迹线和所述多个第二导电迹线彼此交错；其中，所述第二导电迹线与预定电压耦接，以提供屏蔽特性；耦接所述多个第一导电迹线和所述多个第二导电迹线到所述管芯的相应接垫。半导体器件的另一示例性实施例包括：基底，管芯和多个导电迹线。管芯被安装在所述基底上。多个导电迹线布线在所述基底上并且连接到所述管芯。所述导电迹线用于提供与外部设备连接的接口，并且根据耦接到所述管芯的所述外部设备的类型，所述管芯能够至少操作在第一模式和第二模式中，其中所述多个导电迹线至少包括多个第一导电迹线。当所述管芯被配置操作在所述第一模式，所述第一导电迹线用于执行双向信号传输，以及当所述管芯被配置操作在所述第二模式，所述第一导电迹线用于执行双向信号或单向信号传输。半导体器件的另一示例性实施例包括：基底；管芯，安装在所述基底上；以及多个导电迹线，布线在所述基底上并且连接到所述管芯，其中，所述导电迹线用于提供与外部设备连接的接口，并且根据耦接到所述管芯的所述外部设备的类型，所述管芯能够至少操作在第一模式和第二模式中，其中所述多个导电迹线至少包括多个第一导电迹线，以及当所述管芯被配置操作在所述第一模式时，所述多个第一导电迹线用于执行双向信号传输，以及当所述管芯被配置操作在所述第二模式时，所述多个第一导电迹线用于执行单向信号传输，或者，当所述管芯被配置操作在所述第二模式时，所述多个第一导电迹线中的一部分用于执行单向信号传输，另一部分用于执行双向信号传输。本专利技术提供的半导体器件和用于增强由半导体器件提供的接口的信号完整性的方法通过交错布置多个第一导电迹线和多个第二导电迹线，以便充分利用第二导电迹线提供的屏蔽特性，以减少串扰或不期望的耦合，增强信号完整性。具体实施方式将参考附图在以下实施例中给出详细描述。附图说明通过参考附图并阅读随后的详细描述和实施例，可以更全面地理解本专利技术，其中，图1示出基于本专利技术实施例的示例半导体器件100；图2是示出基于本专利技术实施例提供的在存储器控制器和存储器设备之间的接口的框图；图3A是示出基于本专利技术实施例提出的半导体器件所提供的接口的一示例性接垫布置的示意图；图3B是示出基于本专利技术实施例提出的半导体器件所提供的接口的另一示例性接垫布置的示意图；图4A是基于本专利技术实施例示出的多个导电迹线的布置的示例性示意图；图4B是基于本专利技术另一实施例示出的多个导电迹线的布置的另一示例性示意图；图4C是基于本专利技术又一实施例示出的多个导电迹线的布置的又一示例性示意图；图5A是基于本专利技术实施例示出的接口的一部分导电迹线的布局的示例性示意图；图5B是基于本专利技术实施例示出的具有相应的接垫布置的接口的一部分导电迹线的布局的示例性示意图；图6是基于本专利技术实施例的用于增强半导体器件提供的接口的信号完整性的方法示例流程图。具体实施方式以下描述是实现本专利技术的最佳方案。进行该描述是为了说明本专利技术的一般原理，而不应被视为具有限制意义。本专利技术的范围通过参考所附权利要求而确定。图1是基于本专利技术实施例示出的示例半导体器件100。半导体器件100包括基底(substrate)110，安装在基底110上的管芯(die)120和在基底110上布线并经由相应的接垫1501-150X连接到管芯120的多个导电迹线1901-190X，其中x是正的整数。根据本专利技术的实施例，导电迹线1901-190X(伴随相应的接垫1501-150X)被配置为提供用于与外部设备(未示出)连接的接口，该外部设备可以经由焊球1701-170X耦接到管芯120的相应接垫1501-150X。管芯120可以是用于控制对外部设备的访问的控制器设备。根据本专利技术实施例，管芯120可以是组合设计，其能够支持不同类型或不同世代的外部设备的控制操作。在一个实施例中，管芯120可以是能够访问与其耦接的不同类型或不同世代的存储器设备的存储器控制器。因此，在本专利技术实施例中，管芯120能够根据与其耦接的外部设备的类型以至少操作在第一模式和第二模式，并且半导体器件100能够支持经由接口对至少两种类型的外部设备的访问操作的控制。根据本专利技术实施例，管芯120可以至少包括驱动模块130，控制电路160和多个接垫1501-150X。控制电路160接收要提供给外部设备的数据Dout和用于指示关于外部设备类型的信息的指示信号INFO，并根据数据Dout和指示信号INFO，向驱动模块130提供多个控制信号Ctrl1-CtrlX。在一些实施例中，数据Dout和指示信号INFO是从管芯120的电路(例如，存储器，寄存器，处理器或其他功能电路)或管芯120外部的设备获得的。根据本专利技术实施例，管芯120的一些接垫能够支持双向(bidirectional)信号传输和单向(unidirectional)信号传输。驱动模块130可以包括耦接到管芯120的相应接垫的多个驱动单元DU1-DUx。例如，驱动单元DU1与接垫1501耦接，驱动单元DU2与接垫1502耦接，等等。在该实施例中，驱动单元DU1-DUx中的一个或多个可以具有相同的电路和结构。使用驱动单元DUn作为示例，驱动单元DUn可以包括：发送器驱动电路TX，用于驱动将由相应的接垫150n输出的信号，以及接收器驱动电路RX，用于驱动从相应的接垫150n接收本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：基底；管芯，安装在所述基底上；以及多个导电迹线，布线在所述基底上并且连接到所述管芯，其中，所述多个导电迹线至少包括多个第一导电迹线和多个第二导电迹线，所述多个第二导电迹线耦接到预定电压，以提供屏蔽特性，以及其中，所述多个第一导电轨迹和所述多个第二导电轨迹以基本上交错的方式被设置在所述基底上。

【技术特征摘要】
2017.09.27 US 62/563,777;2018.08.28 US 16/114,6691.一种半导体器件，其特征在于，包括：基底；管芯，安装在所述基底上；以及多个导电迹线，布线在所述基底上并且连接到所述管芯，其中，所述多个导电迹线至少包括多个第一导电迹线和多个第二导电迹线，所述多个第二导电迹线耦接到预定电压，以提供屏蔽特性，以及其中，所述多个第一导电轨迹和所述多个第二导电轨迹以基本上交错的方式被设置在所述基底上。2.根据权利要求1所述的半导体器件，其特征在于，所述预定电压是地电压或者直流电压。3.根据权利要求1所述的半导体器件，其特征在于，两个相邻的第一导电迹线被一个第二导电迹线分隔开；或者，每一个第一导电迹线被配置在两个第二导电迹线之间。4.根据权利要求1所述的半导体器件，其特征在于，所述第一导电迹线是用于传输数据信号的信号迹线，并且所述第二导电迹线是用于传输地信号的接地迹线或是用于传输直流电压的迹线。5.根据权利要求1所述的半导体器件，其特征在于，所述多个导电迹线进一步包括：多个第三导电迹线，其中，所述多个第三导电迹线被放置在两个第二导电迹线之间。6.根据权利要求5所述的半导体器件，其特征在于，所述多个第三导电迹线是用于传输时钟信号的一对信号迹线。7.根据权利要求1所述的半导体器件，其特征在于，所述多个导电迹线以固定间距布置。8.根据权利要求1所述的半导体器件，其特征在于，所述多个导电迹线用于提供与外部设备连接的接口，以及所述管芯是控制器设备，用于控制对所述外部设备的访问，其中，根据与所述管芯耦接的所述外部设备的类型，所述管芯能够至少操作在第一模式和第二模式。9.根据权利要求8所述的半导体器件，其特征在于，当所述管芯被配置操作在所述第一模式中，所述多个第一导电迹线用于执行双向信号传输；当所述管芯被配置操作在所述第二模式中，所述多个第一导电迹线用于执行单向信号传输，或者，当所述管芯被配置操作在所述第二模式中，所述多个第一导电迹线中一部分执行单向信号传输，另一部分执行双向信号传输。10.根据权利要求8所述的半导体器件，其特征在于，当所述管芯被配置操作在所述第一模式中，所述多个第一导电迹线用于传输数据信号；当所述管芯被配置操作在所述第二模式中，所述多个第一导电迹线用于传输命令信号，或者当所述管芯被配置操作在所述第二模式中，所述多个第一导电迹线一部分用于传输命令信号，另一部分用于传输数据信号。11.一种用于增强半导体器件提供的接口的信号完整性的方法，其特征在于，所述半导体器件能够控制经由所述接口访问至少两种类型的外部设备的访问操作，所述方法包括：在所述半导体器件的基底上提供管芯，其中，根据所述外部设备的类型，所述管芯能够至少操作在第一模式和第...

【专利技术属性】
技术研发人员：何敦逸，陈泓铨，陈尚斌，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71