半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一栅极结构于第一区域以及一第二栅极结构于第二区域，形成一第一间隙壁环绕第一栅极结构，形成一第一外延层于第一间隙壁两侧，形成一缓冲层于第一栅极结构上，之后再形成一接触洞蚀刻停止层于第一区域的缓冲层上以及第二区域的第二栅极结构上。

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种形成缓冲层于NMOS区域并由此保护外延层于蚀刻过程中不至耗损的方法。
技术介绍
在现有半导体产业中，多晶硅系广泛地应用于半导体元件如金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管中，作为标准的栅极填充材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boronpenetration)效应导致元件效能降低，及其难以避免的空乏效应(depletioneffect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝试以新的栅极填充材料，例如利用功函数(workfunction)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(High-K)栅极介电层的控制电极。然而，在现今金属栅极晶体管制作过程中，特别是在制作CMOS晶体管元件时NMOS区域或PMOS区域中设于栅极结构两侧的外延层时常在蚀刻过程中受到蚀刻剂的伤害而耗损，进而影响元件效能。因此如何改良现今制作工艺以解决上述问题即为现今一重要课题。
技术实现思路
本专利技术一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一栅极结构于第一区域以及一第二栅极结构于第二区域，形成一第一间隙壁环绕第一栅极结构，形成一第一外延层于第一间隙壁两侧，形成一缓冲层于第一栅极结构上，之后再形成一接触洞蚀刻停止层于第一区域的缓冲层上以及第二区域的第二栅极结构上。本专利技术另一实施例公开一种半导体元件，其主要包含：一基底具有第一区域以及第二区域、一第一栅极结构设于第一区域、一第一间隙壁环绕该第一栅极结构、一第一外延层设于该第一间隙壁两侧、一缓冲层设于第一外延层以及第一间隙壁上以及一接触洞蚀刻停止层设于缓冲层上。附图说明图1至图11为本专利技术一实施例制作一半导体元件的方法示意图。主要元件符号说明12基底14鳍状结构16NMOS区域18PMOS区域20栅极结构22栅极结构24栅极介电层26栅极材料层28遮盖层30第一掩模层32第一遮盖层34第二遮盖层36间隙壁38间隙壁40图案化光致抗蚀剂42凹槽44外延层46源极/漏极区域48缓冲层50第二掩模层52图案化光致抗蚀剂54间隙壁56间隙壁58间隙壁60凹槽62外延层64源极/漏极区域66接触洞蚀刻停止层68层间介电层70栅极介电层72高介电常数介电层74功函数金属层76功函数金属层78低阻抗金属层80金属栅极82金属栅极84硬掩模86接触插塞具体实施方式请参照图1至图11，图1至图11为本专利技术一实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，其上定义有至少一晶体管区，例如第一区域以及一第二区域，其中本实施例的第一区域较佳为NMOS区域16而第二区域则较佳为一PMOS区域18。基底12上具有至少一鳍状结构14及一绝缘层(图未示)，其中鳍状结构14的底部被绝缘层，例如氧化硅所包覆而形成浅沟隔离。需注意的是，本实施例虽以制作非平面型场效晶体管(non-planar)例如鳍状结构场效晶体管为例，但不局限于此，本专利技术又可应用至一般平面型(planar)场效晶体管，此实施例也属本专利技术所涵盖的范围。依据本专利技术一实施例，鳍状结构14较佳通过侧壁图案转移(sidewallimagetransfer,SIT)技术制得，其程序大致包括：提供一布局图案至电脑系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fincut)而获得所需的图案化结构，例如条状图案化鳍状结构。除此之外，鳍状结构14的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构。另外，鳍状结构的形成方式也可以先形成一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构。这些形成鳍状结构的实施例均属本专利技术所涵盖的范围。接着可于NMOS区域16以及PMOS区域18上分别形成至少一栅极结构20、22或虚置栅极。在本实施例中，栅极结构20、22的制作方式可依据制作工艺需求以先栅极(gatefirst)制作工艺、后栅极(gatelast)制作工艺的先高介电常数介电层(high-kfirst)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-klast)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层或介质层、一由多晶硅所构成的栅极材料层以及一选择性硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层以及部分栅极介电层，然后剥除图案化光致抗蚀剂，以于基底12上形成由图案化的栅极介电层24以及图案化的栅极材料层26所构成的栅极结构20、22。然后先形成一遮盖层28于NMOS区域16以及PMOS区域18的栅极结构20、22与鳍状结构14上，再形成一第一掩模层30于遮盖层28上。在本实施例中，遮盖层28较佳包含一复合层结构，例如可更细部包含一第一遮盖层32与一第二遮盖层34，其中第一遮盖层32与第二遮盖层34较佳包含相同材料，例如两者均由氮碳氧化硅(SiOCN)所构成，但不局限于此。此外第一遮盖层32与第二遮盖层34较佳包含不同厚度，例如第一遮盖层32的厚度较佳约30埃而第二遮盖层34的厚度则较佳约40埃。遮盖层28与第一掩模层30则较佳包含不同材料，例如本实施例的第一掩模层30较佳包含氮化硅且其厚度约80埃，但不局限于此。如图2所示，接着去除部分第一掩模层30以及部分遮盖层28以形成间隙壁36、38于NMOS区域16。在本实施例中，形成间隙壁36、38的方式可先形成一图案化掩模，例如一图案化光致抗蚀剂40覆盖PMOS区域18，然后利用蚀刻去除NMOS区域16的部分第一掩模层30以及部分遮盖层28以形成间隙壁36、38于栅极结构20侧壁。之后进行另一蚀刻制作工艺去除NMOS区域16的部分鳍状结构14，以于栅极结构20两侧形成凹槽42，然后再去除设于PMOS区域18的图案化光致抗蚀剂40。随后如图3所示，进行一选择性外延成长制作工艺以于NMOS区域16的凹槽42内形成外延层44以及源极/漏极区域46。在本实施例中，外延层44可包含磷化硅，但不局限于此。如图4所示，接着进行一蚀刻制作工艺去除第一掩模层30，包括去除NMOS区域16已由第一掩模层30所形成的间隙壁38以及PMOS区域18还是一整层的第一掩模层30。然后如图5所示，先形成一缓冲层48于NMOS区域16的栅极结构20以及PMOS区域18的遮盖层28上，然后再形成一本文档来自技高网...

【技术保护点】
1.一种制作半导体元件的方法，包含：提供一基底，该基底具有第一区域以及第二区域；形成一第一栅极结构于该第一区域以及一第二栅极结构于该第二区域；形成一第一间隙壁环绕该第一栅极结构；形成一第一外延层于该第一间隙壁两侧；形成一缓冲层于该第一栅极结构上；以及形成一接触洞蚀刻停止层于该第一区域的该缓冲层上以及该第二区域的该第二栅极结构上。

【技术特征摘要】
1.一种制作半导体元件的方法，包含：提供一基底，该基底具有第一区域以及第二区域；形成一第一栅极结构于该第一区域以及一第二栅极结构于该第二区域；形成一第一间隙壁环绕该第一栅极结构；形成一第一外延层于该第一间隙壁两侧；形成一缓冲层于该第一栅极结构上；以及形成一接触洞蚀刻停止层于该第一区域的该缓冲层上以及该第二区域的该第二栅极结构上。2.如权利要求1所述的方法，还包含：形成一遮盖层于该第一区域以及该第二区域；形成一第一掩模层于该遮盖层上；以及去除部分该第一掩模层以及部分该遮盖层以形成该第一间隙壁于该第一区域。3.如权利要求2所述的方法，还包含：在形成该第一外延层之后去除该第一区域及该第二区域的该第一掩模层；形成该缓冲层于该第一栅极结构以及该第二区域的该遮盖层上；形成一第二掩模层于该缓冲层上；去除部分该第二掩模层、部分该缓冲层以及部分该遮盖层以形成一第二间隙壁以及一第三间隙壁环绕该第二栅极结构；形成一第二外延层于该第三间隙壁两侧；以及去除该第一区域以及该第二区域的该第二掩模层。4.如权利要求3所述的方法，其中该第一间隙壁以及该第二间隙壁包含相同材料。5.如权利要求3所述的方法，其中该缓冲层以及该第三间隙壁包含相同材料。6.如权利要求1所述的方法，其中该缓冲层以及该第一间隙壁包含相同材料。7.如权利要求1所述的方法，其中该缓冲层以及该接触洞蚀刻停止层包含不同材料。8.如权利要求1所述的方法，其中该第一区域包含一NMOS区域以及该第二区域包含一PMOS区域。...

【专利技术属性】
技术研发人员：林俊豪，陈信宇，谢守伟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71