具有鳍形有源区的半导体器件制造技术

本发明专利技术提供一种高度集成的半导体器件。所述半导体器件包括衬底，所述衬底包括由所述衬底中的沟槽界定的器件区。所述半导体器件包括多个鳍形有源区，所述多个鳍形有源区在所述器件区中彼此间隔开且在第一方向上延伸。所述半导体器件包括突出图案，所述突出图案沿所述沟槽的底表面延伸。另外，所述突出图案与所述多个鳍形有源区之间的间隔大于所述多个鳍形有源区中两个相邻的鳍形有源区之间的间隔。

Semiconductor devices with fin-shaped active region

The invention provides a highly integrated semiconductor device. The semiconductor device comprises a substrate comprising a device area defined by a groove in the substrate. The semiconductor device comprises a plurality of fin-shaped active areas which are spaced apart from each other in the device area and extend in the first direction. The semiconductor device comprises a protruding pattern extending along the bottom surface of the groove. In addition, the interval between the prominent pattern and the multiple fin-shaped active areas is larger than the interval between the two adjacent fin-shaped active areas in the multiple fin-shaped active areas.

【技术实现步骤摘要】
具有鳍形有源区的半导体器件[相关申请的交叉参考]本申请主张在2017年9月15日在韩国知识产权局提出申请的韩国专利申请第10-2017-0118837号的权利，所述韩国专利申请的公开内容全文并入本申请供参考。
本公开内容涉及半导体器件。
技术介绍
随着近年来信息媒体的迅速普及，半导体器件的功能得到了显著发展。为了确保竞争力并以低成本及高质量实现产品的高集成度，已执行半导体器件的尺寸缩小。为使半导体器件的尺寸缩小，已开发出一种其中形成有从衬底突出的鳍形有源区，且接着在鳍形有源区上形成栅极电极的晶体管。形成在鳍形有源区中的晶体管可具有提高的电流控制能力且可不遭受短沟道效应(shortchanneleffect，SCE)。
技术实现思路
本专利技术概念提供一种具有鳍形有源区的高度集成的半导体器件。根据本专利技术概念的示例性实施例，一种半导体器件可包括衬底，所述衬底包括由所述衬底中的沟槽界定的器件区。所述半导体器件可包括多个鳍形有源区，所述多个鳍形有源区在所述器件区中彼此间隔开且在第一方向上延伸。另外，所述半导体器件可包括多个突出图案，所述多个突出图案沿所述沟槽的底表面延伸。所述多个突出图案中的一者可从所述器件区的侧壁的下端延伸。所述多个鳍形有源区中的相邻的鳍形有源区可在与所述第一方向垂直的第二方向上以第一节距彼此间隔开。所述多个突出图案与所述多个鳍形有源区可在所述第二方向上以第二节距彼此间隔开，且所述第二节距可大于所述第一节距。根据本专利技术概念示例性实施例的一种半导体器件可包括衬底，所述衬底包括由所述衬底中的沟槽界定的器件区。所述半导体器件可包括多个鳍形有源区，所述多个鳍形有源区在所述器件区中彼此间隔开且在第一方向上延伸。所述半导体器件可包括多个突出图案，所述多个突出图案沿所述沟槽的底表面延伸。另外，所述多个突出图案与所述多个鳍形有源区之间的间隔可大于所述多个鳍形有源区中两个相邻的鳍形有源区之间的间隔。根据本专利技术概念示例性实施例的一种半导体器件可包括衬底，所述衬底包括由所述衬底中的沟槽界定的器件区。所述半导体器件可包括多个鳍形有源区，所述多个鳍形有源区在所述器件区中以第一节距彼此间隔开且在第一方向上延伸。所述半导体器件可包括突出图案，所述突出图案从所述器件区的侧壁的下端沿所述沟槽的底表面延伸。所述半导体器件可包括隔离层，所述隔离层位于所述多个鳍形有源区的侧壁的下部部分上、所述器件区的所述侧壁上以及所述突出图案上。另外，所述半导体器件可包括多个栅极结构，所述多个栅极结构在所述隔离层上及所述多个鳍形有源区上彼此间隔开且在第二方向上延伸。所述多个栅极结构中的每一者可包括与所述多个鳍形有源区相交的栅极介电膜及栅极导电层。所述突出图案及所述多个鳍形有源区可在所述第二方向上以大于所述第一节距的第二节距彼此间隔开。附图说明结合附图阅读下文详细说明，将更清楚地理解本专利技术概念的示例性实施例，在附图中：图1A、图1B、图1C、图1D、图2A、图2B、图2C、图2D、图3A、图3B、图3C、图3D、图4A、图4B、图4C、图4D、图5A、图5B、图5C及图5D示出根据本专利技术概念一些示例性实施例的制造(例如形成)半导体器件的方法的图式。具体来说，图1A是平面图，且图1B至图1D是剖视图，图1A以及图1B至图1D示出根据本专利技术概念一些示例性实施例的制造半导体器件的方法。图2A是平面图，且图2B至图2D是剖视图，图2A以及图2B至图2D示出根据本专利技术概念一些示例性实施例的制造半导体器件的方法。图3A是平面图，且图3B至图3D是剖视图，图3A以及图3B至图3D示出根据本专利技术概念一些示例性实施例的制造半导体器件的方法。图4A是平面图，且图4B至图4D是剖视图，图4A以及图4B至图4D示出根据本专利技术概念一些示例性实施例的制造半导体器件的方法。图5A是平面图，且图5B至图5D是剖视图，图5A以及图5B至图5D示出根据本专利技术概念一些示例性实施例的制造半导体器件的方法。图6A是根据本专利技术概念一些示例性实施例的半导体器件的配置的平面图，且图6B至图6D是所述配置的剖视图。具体实施方式图1A至图1D是示出根据本专利技术概念一些示例性实施例的制造半导体器件的方法的平面图及剖视图。更详细来说，图1A是平面图，且图1B、图1C及图1D分别是沿图1A所示线B-B'、线C-C'及线D-D'截取的剖视图。参照图1A至图1D，在具有器件区RX的衬底110上形成多个第一掩模图案M1。器件区RX可为衬底110的上部部分。衬底110可包含半导体材料。衬底110可包含III-V族材料及IV族材料中的至少一者。衬底110可包含例如硅(Si)。作为另外一种选择，衬底110可包含例如锗(Ge)等半导体元素或者例如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)及磷化铟(InP)等化合物半导体材料。III-V族材料可包括包含至少一种III族元素及至少一种V族元素的二元化合物、三元化合物或四元化合物。III-V族材料可为包含铟(In)、镓(Ga)及铝(Al)中的至少一种元素作为III族元素以及砷(As)、磷(P)及锑(Sb)中的至少一种元素作为V族元素的化合物。举例来说，III-V族材料可选自InP、InzGa1-zAs(0≤z≤1)及AlzGa1-zAs(0≤z≤1)。二元化合物可为例如InP、GaAs、InAs、InSb及GaSb中的一者。三元化合物可为InGaP、InGaAs、AlInAs、InGaSb、GaAsSb及GaAsP中的一者。IV族材料可为Si或Ge。然而，本专利技术概念的示例性实施例并非仅限于可用于半导体器件中的III-V族材料及IV族材料的以上实例。可使用III-V族材料以及例如Ge等IV族材料作为沟道材料来形成功耗低且操作速度高的晶体管。可使用包含电子迁移率比Si衬底高的III-V族材料(例如，GaAs)的半导体衬底以及空穴迁移率比Si衬底高且具有半导体材料(例如，Ge)的半导体衬底来制作高性能的互补金属氧化物半导体(ComplementaryMetalOxideSemiconductor，CMOS)器件。在一些示例性实施例中，当在衬底110上形成n沟道金属氧化物半导体(n-channelmetal-oxide-semiconductor，NMOS)晶体管时，衬底110可包含以上所解释的III-V族材料中的一者。在一些示例性实施例中，当在衬底110上形成p沟道金属氧化物半导体(p-channelmetal-oxide-semiconductor，PMOS)晶体管时，衬底110的至少一部分可包含Ge。在一些示例性实施例中，衬底110可具有绝缘体上硅(silicon-on-insulator，SOI)结构或绝缘体上锗(germanium-on-insulator，GOI)结构。举例来说，衬底110可包括掩埋氧化物(buriedoxide，BOX)层。衬底110可包括导电区域，例如掺杂有杂质的井。所述多个第一掩模图案M1在第一方向(X方向)上实质上彼此间隔开且可主要/实质上(即，以最长距离)在第二方向(Y方向)上延伸。所述多个第一掩模图案M1实质上在第二方向(Y方向)上延伸的事实意指所述多个第一掩模图案M1大部分/完全地在第二方向(Y方向)上延伸本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：衬底，包括由所述衬底中的沟槽界定的器件区；多个鳍形有源区，在所述器件区中彼此间隔开且在第一方向上延伸；以及多个突出图案，沿所述沟槽的底表面延伸，所述多个突出图案中的一者从所述器件区的侧壁的下端延伸，其中所述多个鳍形有源区中的相邻的鳍形有源区在与所述第一方向垂直的第二方向上以第一节距彼此间隔开，且其中所述多个突出图案与所述多个鳍形有源区在所述第二方向上以第二节距彼此间隔开，所述第二节距大于所述第一节距。

【技术特征摘要】
2017.09.15 KR 10-2017-01188371.一种半导体器件，其特征在于，包括：衬底，包括由所述衬底中的沟槽界定的器件区；多个鳍形有源区，在所述器件区中彼此间隔开且在第一方向上延伸；以及多个突出图案，沿所述沟槽的底表面延伸，所述多个突出图案中的一者从所述器件区的侧壁的下端延伸，其中所述多个鳍形有源区中的相邻的鳍形有源区在与所述第一方向垂直的第二方向上以第一节距彼此间隔开，且其中所述多个突出图案与所述多个鳍形有源区在所述第二方向上以第二节距彼此间隔开，所述第二节距大于所述第一节距。2.根据权利要求1所述的半导体器件，其特征在于，所述多个鳍形有源区包括从所述器件区的所述侧壁向上延伸的侧壁。3.根据权利要求1所述的半导体器件，其特征在于，其中所述器件区的所述侧壁的所述下端包括所述器件区的第一侧壁的第一下端，且其中所述多个突出图案中的所述一者从所述第一侧壁的所述第一下端延伸到所述器件区的第二侧壁的第二下端。4.根据权利要求1所述的半导体器件，其特征在于，其中所述多个鳍形有源区包括第一鳍形延伸部及第二鳍形延伸部，所述第一鳍形延伸部与所述第二鳍形延伸部彼此间隔开且在所述第一方向上共线，其中所述器件区的所述侧壁的所述下端包括位于所述第一鳍形延伸部的侧壁下方的第一侧壁的第一下端，其中所述多个突出图案中的所述一者从所述第一侧壁的所述第一下端延伸到位于所述第二鳍形延伸部的侧壁下方的所述器件区的第二侧壁的第二下端，且其中所述多个突出图案中的所述一者包括弯曲的突出图案，所述弯曲的突出图案包括在与所述第一方向不同的第三方向上延伸的第一部分。5.根据权利要求4所述的半导体器件，其特征在于，所述弯曲的突出图案的第二部分在所述第一方向上延伸且不与所述第一鳍形延伸部及所述第二鳍形延伸部共线，所述第一部分从所述第二部分延伸到所述器件区的所述第一侧壁的所述第一下端。6.根据权利要求5所述的半导体器件，其特征在于，其中所述器件区的所述第一侧壁与所述第一鳍形延伸部的所述侧壁对齐，且其中所述器件区的所述第二侧壁与所述第二鳍形延伸部的所述侧壁对齐。7.根据权利要求6所述的半导体器件，其特征在于，其中所述多个鳍形有源区包括与所述第一鳍形延伸部及所述第二鳍形延伸部平行地且在所述第一方向上延伸的直的鳍形有源区，其中所述直的鳍形有源区以所述第一节距与所述第一鳍形延伸部及所述第二鳍形延伸部间隔开，其中所述多个突出图案包括与所述第一鳍形延伸部及所述第二鳍形延伸部平行地在所述第一方向上延伸的直的突出图案，且其中所述直的突出图案以所述第二节距与所述第一鳍形延伸部及所述第二鳍形延伸部间隔开。8.根据权利要求7所述的半导体器件，其特征在于，其中所述直的鳍形有源区以所述第二节距与所述第二部分间隔开，且其中所述直的突出图案以所述第一节距与所述第二部分间隔开。9.根据权利要求5所述的半导体器件，其特征在于，所述第二部分与所述第一鳍形延伸部及所述第二鳍形延伸部共线...

【专利技术属性】
技术研发人员：金成玟，金洞院，裵金钟，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR